アナ デジ混载集积回路技术の动向.ppt

2005.11.28 A. Matsuzawa,Titech アナ?デジ混載集積回路技術の動向 東京工業大学 大学院理工学研究科 松澤昭 内容 微細化?低電圧化とアナログ特性 ゲインブースト技術 高速化?低電力化技術 高速ADCの技術動向 ISSCC2006より サンプリングミキサー技術 フルディジタルPLL ミリ波SoC まとめ１ ADCの重要性はますます増大 デジタル化の持続的進展 新たな用途の拡大 CMOSイメージセンサ→コラムADC:小面積　高精度 センサーネットワーク→超低電力：逐次比較の改良 UWB, 光通信→超高速?低電力 ソフトウエア無線（マルチバンド?マルチモード） 低電圧化に伴い新たなアーキテクチャ?回路の探索 高速化（スイッチ?比較器）?デジタル回路低電力化 デジタル補正が使いやすい 高SNRは困難→信号容量増大 OPアンプの限界 低電圧動作の限界 高利得にしにくい まとめ２ ワイアレスシステムの新たな展開 マルチバンド?マルチモード ソフトウエア無線 デジタルリッチアーキテクチャ ADCの性能可変 離散時間技術のRF応用 高精度時間検出?制御技術 ミリ波SoC開発がスタート 超高速データ伝送：10Gbps 波長短縮によりチップ上に各種回路が搭載可能 位相差給電：ビームフォーミングの実現 高速型ADCの動向 Comparator-Based Switched-Capacitor CircuitsFor Scaled CMOS Technologies 背景 Comparator-Based Switched-Capacitor Comparator-Based Switched-Capacitor CBSCを用いたPipeline型ADC 性能 A 30mW 12b 40MS/s Subranging ADC with aHigh-Gain Offset-Canceling Positive-FeedbackAmplifier in 90nm Digital CMOS 背景 全体構成 動作タイミング Positive-Feedback Amplifier PFAの応答 性能測定結果 性能まとめ チップ写真 31.2 A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC 31.2 A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC 31.2 A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC 31.2 A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC 31.5　A 6b 600MS/s 5.3mW Asynchronous ADC in0.13μm CMOS 31.5　A 6b 600MS/s 5.3mW Asynchronous ADC in0.13μm CMOS 31.5　A 6b 600MS/s 5.3mW Asynchronous ADC in0.13μm CMOS まとめ 12.5 　A 25μW 100kS/s 12b ADC for Wireless　Micro-Sensor Applications 12.5 　A 25μW 100kS/s 12b ADC for Wireless　Micro-Sensor Applications 12.5 　A 25μW 100kS/s 12b ADC for Wireless　Micro-Sensor Applications ＣＭＯＳイメセン用コラムADC 構成 タイミング 結果 高速ADCの動向まとめ パイプライン型ADCの性能は飽和だが、、、 研究室では消費電力が半分程度になる方式を検討中 低電圧化に伴いOPアンプ離れが進行 比較器をOPアンプ替わりにする 直並列型が復活 研究室では10bitで100MHz以上の変換を検討中 逐次比較の高速化は大きな可能性 研究室では10bitで100MHz以上の変換を検討中 CMOSイメセンの性能向上の鍵はADC 研究室では14bit変換を検討中 サンプリングミキサー デジタルRFアーキテクチャ フィルター効果 MTDSM回路図 MTDSM Sub-Blocks Timing Signals 回路動作（Phase1） 回路動作（Phase2） 回路動作（Phase３） 回路動作（Phase4） 回路動作（Phase5） 回路動作（Phase6） 回路動作（Phase7） 回路動作（Phase8） 1st Sinc Filter LOクロックN回の移動平均 1st IIR Filter 1st IIR Fil