第六章原理图输入设计方法.ppt

步骤7：编程下载 (1) 下载方式设定。 图4-18 设置编程下载方式 (2) 下载。 图6-19 向EF1K100下载配置文件 下载（配置） 成功！ 步骤8：设计顶层文件 (1) 仿照前面的“步骤2”，打开一个新的原理图编辑窗口 图6-20 在顶层编辑窗中调出已设计好的半加器元件 (2) 完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。 (3) 将当前文件设置成Project，并选择目标器件为EP1K100QC208-3。 (4) 编译此顶层文件f_adder.gdf，然后建立波形仿真文件。 图6-21 在顶层编辑窗中设计好全加器 (5) 对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。 (6) 锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。 图6-22 1位全加器的时序仿真波形 6.1.2 设计流程归纳 图6-23 MAX+plusII一般设计流程 6.1.3 补充说明（自学） 1. 编译窗口的各功能项目块含义（p104） Compiler Netlist Extractor Database Builder Logic Synthesizer Partitioner Timing SNF Extractor Fitter Assembler 2. 查看适配报告（p100） 编译器网表文件提取器 基本编译文件建立器 逻辑综合器 逻辑分割器 适配器 时序仿真网表文件提取器 装配器 复习 p92 _4.4节，p152-156 预习 p156_6.2 下次课上课地点 本楼205机房 步骤1：为本项工程设计建立文件夹。 myprject/f_adder/h_adder.gdf 注意：文件夹名不能用中文，且不可带空格。 步骤2：输入设计项目和存盘(注意要save as) 步骤3：将设计项目设置成工程文件(preject) 步骤4：选择目标器件并编译（不选择目标器件编译） 步骤5：时序仿真（功能仿真） 建立波形文件/输入信号节点/设置波形参量/设置仿真时间/加输入信号/存盘（与gdf同一目录）/运行仿真器/分析结果 步骤6：引脚锁定 步骤7：编程下载 步骤8：设计顶层文件。完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。 省略 1位全加器设计向导基本设计步骤 详细可参考 p92 _4.4节 p152-156 实 验 实验6-1 用原理图输入设计8位全加器 (1) 实验目的：熟悉利用MAX+plusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 (2) 原理说明：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 实验6-1 用原理图输入设计8位全加器 (3) 实验内容1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。 (4) 实验内容2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 (5) 思考题：为了提高加法器的速度，如何改进以上设计的进位方式？ 实验6-1 用原理图输入设计8位全加器 (6) 实验报告：详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的延时情况；最后给出硬件测试流程和结果。 一、频率计顶层电路设计 图6-17 频率计顶层电路原理图(文件：ft_top.gdf) 6.2 2位十进制数字频率计设计 1 3 2 1、设计有时钟使能的两位十进制计数器 (1) 设计电路原理图 图6-9 用74390设计一个有时钟使能的两位十进制计数器 (文件：conter8.gdf ) (2) 计数器电路实现 图6-10 调出元件74390 图6-11 从Help中了解74390的详细功能 (3) 波形仿真 图6-12 两位十进制计数器工作波形 用此键改变仿真 区域坐标到合适 位置。 点击‘1’，使拖黑 的电平为高电平 先点击‘b’，将 其点为黑色 然后先点击此处 将弹出时钟周期 设置窗 设置输入信号‘b’ 的周期为800ns * * EDA技术实用教程 第6章 原