ADS1278使用总结.docx

数据输出格式引脚说明速度模式设置芯片一共有4种速度模式，下图为4种模式的最大采样率及功耗表：以上四种工作模式用MODE1和MODE0控制，其对应关系如下表，当为High-Speed时，fclk最大可为37MHz，其他三种模式时，最大输入时钟为27MHz。且当fclk27MHz时，只能采用Frame-Sync方式读取数据。在High-Speed模式下，不同的时钟频率(fclk)对DVDD和参考电压（Vref）的的要求也不一样，具体如下表所示：ADS1278的数据输出率与fclk具有固定的比例关系，且Low-Power和Low-Speed模式下，CLKDIV能够对fclk分频。另外两种模式下，CLKDIV必须为1，具体关系如下表所示：注意：在High-Speed模式下，若为TDM方式输出，因为8个通道均通过OUT1输出且数据为24bits，故必须保证clk=SCLK输出方式设置采样数据可通过两种方式输出SPI方式和Frame-Sync方式。输出方式由FORMAT[2:0]控制，如下图所示。TDM表示8个通道数据全部由DUOT1输出，CH1在前，CH8在后。此时若DATA POSITION 为Dynamic则表示：若某通道关闭，则该通道仍然输出，输出数据为0。若DATA POSITION 为Fixed，则如果某通道关闭，则该通道不输出，直接输出下一通道数据。供电电压ADS1278需要3个电压DVDD、IOVDD和AVDD。其中DVDD电压为1.65-1.95V（当32.768MHz f CLK ≤ 37MHz时，DVDD须为2.0-2.2V）;IOVDD电压为1.65V-3.6V; AVDD电压须为4.75V-5.25V。且每个电源引脚处均须放置一个10UF钽电容和0.1UF陶瓷电容。且ADS1278严格要求电源稳定，不可与其它易产生电源峰值的器件共用电源。电路设计：DVDD和IOVDD采用TPS730xx系列LDO电源芯片。典型电路如下：此电路输入端电容不得小于0.1uF，输出端不得小于2.2uF，NR脚电容不得大于0.01uF。为保证性能，PCB走线时，Vin和Vout的地线层需要单独走线，最后接到器件的GND引脚上。此芯片还可设置可调电压输出，电路如下：其中Vout=Vref*(1+R1/R2)，Vref=1.225V(芯片内部产生)。建议R1=30.1kΩ，故有：，，一般C1可为15pF。AVDD采用TPS73501,因为其有更好的SPRR和低噪声性能。固定电压电路及可调电压电路如下图所示：输入端电容一般为0.1uF-1uF，低ESR的电容（陶瓷电容最佳）。Cff容值为3pF-1nF。R1 = Vout * R2 / 1.208 –R2;电源供电能力要求：ADS1278电路设计AGND和DGND可以使用同一个地平面。数字输入脚需要串接50Ω电阻，并放置在数字驱动源末端（靠近ADS1278）。模拟电路（输入脚）走线必须远离数字电路（输入脚）并防止产生走线交叉。模拟信号参考端接10UF和0.1uF电容模拟信号输入端必须接THS4521驱动，PCB走线短而直，且远离数字信号线。AINP和AINN之间须接1-10nF电容。电源、模拟输入、参考输入的去耦电容必须尽可能的靠近ADS1278时钟线越短越好，且末端接50Ω电阻。要求晶振必须稳定。特殊引脚说明SYNC:同步引脚。当此引脚输入负向脉冲时，ADS1278被同步。当为低电平时，AD转换停止、数字滤波计数器清零。当为多ADS1278系统时，SYNC引脚用于使多个ADS1278硬件同步。在Frame-Sync模式下时，SYNC为低时，DOUT为零，为了保证正确同步，在SYNC恢复为高电平时，FSYNC, SCLK, 和CLK必须已经建立且保持运行。在ADS1278上电时，须重置SYNC。对应时序如下所示：VCOM:输出电压值为AVDD/2的电压。基本原理图数据输出时序SPI模式下硬件输入输出及时序说明：INPUT：FRAME-SYNC模式