dspC55xxch2 硬件结构.ppt

2.1 DSP的通用硬件结构 DSP的硬件结构，大体上与通用的微处理器相类似，由CPU、存储器、总线、外设、接口、时钟等部分组成，但又有其鲜明的特点。 2 流水操作（pipeline） 3 独立的硬件乘法器 在卷积、数字滤波、FFT、相关、矩阵运算等算法中，都有 ?A（k）B（n—k）一类的运算，大量重复乘法和累加 通用计算机的乘法用软件实现，用若干个机器周期。 DSP有硬件乘法器，用MAC指令（取数、乘法、累加）在单周期内完成。 4 独立的DMA总线和控制器 有一组或多组独立的DMA总线，与CPU的程序、数据总线并行工作，在不影响CPU工作的条件下，DMA速度目前已达800Mbyte/s 5 CPU 通用微处理器的CPU由ALU和CU组成，其算术运算和逻辑运算通过软件来实现，如加法需要10个机器周期，乘法是一系列的移位和加法，需要数十个机器周期。 DSP的CPU设置硬件乘法器，可以在单周期内完成乘法和累加 6 移位 通用微处理器的移位，每调用一次移位指令移动1-bit DSP可以在一个机器周期内左移或右移多个bit，可以用来对数字定标，使之放大或缩小，以保证精度和防止溢出；还可以用来作定点数和浮点数之间的转换 7 溢出 通用CPU中，溢出发生后，设置溢出标志，不带符号位时回绕，带符号位时反相，带来很大的误差 DSP把移位输出的最高位（MSB）存放在一个位检测状态寄存器中，检测到MSB=1时，就通知下一次会发生溢出，可以采取措施防止 8 数据地址发生器（DAG） 在通用CPU中，数据地址的产生和数据的处理都由ALU来完成 在DSP中，设置了专门的数据地址发生器（实际上是专门的ALU），来产生所需要的数据地址，节省公共ALU的时间 9 外设（peripherals） 时钟发生器（振荡器与PLL） 定时器（Timer） 软件可编程等待状态发生器 通用I/O 同步串口（SSP）与异步串口（ASP） JTAG扫描逻辑电路（IEEE 1149.1标准) 便于对DSP作片上的在线仿真和多DSP条件下的调试 JTAG（Joint Test Action Group） JTAG接口需要与IEEE 1149.1标准给出的JTAG仿真器上给出的引脚一致，TI公司14脚JTAG仿真器的引脚如图所示。 1 乘法器/加法器单元 乘法器/加法器与一个40-bit的累加器在一个单指令周期里完成17x17-bit的二进制补码运算。乘法器/加法器单元由以下部分组成：乘法器，加法器，带符号/无符号输入控制，小数控制，零检测器，舍入器（二进制补码），溢出/饱和逻辑和暂存器（TREG）。 乘法器有两个输入：一个是从TREG，数据存储器操作数，或一个累加器中选择；另一个则从程序存储器，数据存储器，一个累加器或立即数中选择。 另外，乘法器和ALU在一个指令周期里共同执行乘/累加（MAC）运算且并行ALU运算。这个功能可用来确定欧几里德距离，以及完成复杂的DSP算法所需要的LMS滤波 2 ‘C54x的算术逻辑单元（ALU）： ‘C54x/’LC54x使用40-bit的算术逻辑单元（ALU）和两个40-bit的累加器（ACCA和ACCB）来完成二进制补码的算术运算。同时ALU也能完成布尔运算。ALU可使用以下输入： ? 16-bit的立数 ? 从数据存储器读出的 16-bit字 ? 暂存器T中的16-bit值 ?从数据存储器读出的两个16-bit字 ? 从数据存储器读出的一个32-bit字 ? 从其中一个累加器输出的40-bit值 ? ALU能起两个16-bitALUs的作用，且在状态寄存器ST1中的C16位置1时，可同时完成两个16-bit运算 3 累加器： 累加器ACCA和ACCB存放从ALU或乘法器/加法器单元输出的数据，累加器也能输出到ALU或乘法器/加法器中。 4 桶形移位器 ‘C54x的桶形移位器有一个与累加器或数据存储器（CB，DB）相连接的40-bit输入，和一个与ALU或数据存储器（EB）相连接的40-bit输出。桶形移位器能把输入的数据进行0到31bits的左移和0到16bits的右移。所移的位数由ST1中的移位数域（ASM）或被指定作为移位数寄存器的暂存器（TREG）决定。 比较、选择和存储单元（CSSU）完成累加器的高位字和低位字之间的最大值比较，即选择累加器中较大的字并存储在数据存储器中，不改变状态寄存器ST0中的测试/控制位和传送寄存器（TRN）的值。同时，CSSU利用优化的片内硬件促进Viterbi型蝶形运算。 7 CPU状态和控制寄存器 ‘C54x有三个状态和控制寄存器，它们分别为：状态寄存器ST0，状态寄存器ST1和处理器方式状态寄存器PMST。ST0和ST1包