ESD(中).doc

在布局上结合在一起共用防护圈(guard rings)﹐NTLSCR元件可与输出级的输出NMOS在布局上结合在一起共用防护圈﹐所以布局面积可以更有效地节省﹐而在深次微米制程下输出级的ESD防护能力得以提升。 图6.3-8 6.3.3 高杂讯免疫力的LVTSCR元件 　　随着积体电路的广泛应用﹐积体电路可能被使用在具有杂讯干扰的工作环境下﹐积体电路必须对外界杂讯干扰具有某种程度的免疫能力。当积体电路在正常运作时﹐突发的杂讯干扰可能会触发在 I/O Pad上的LVTSCR元件导通而造成电路系统工作上的错误。一实际的例子显示在图6.3-9中﹐一积体电路Chip 1的输出级推动另一积体电路Chip 2的输入级﹐该积体电路Chip 2的输入级是用一LVTSCR元件来做静电放电的防护元件。 图6.3-9 　　如图6.3-9所示﹐在一电路系统中﹐积体电路Chip 1的输出级送出一个高电位的Logic 1讯号至一积体电路Chip 2的输入级﹐以达成某一时序下的讯号传递﹐在此电路状态下﹐积体电路Chip 1输出级内的PMOS元件被导通﹐因此在Output Pad上的电位被充电至VDD的位准﹐经由电路板上导线的连接﹐另一积体电路Chip 2输入级的Input Pad亦被充电至VDD的位准。 　　如果在这个时候﹐有一突发的杂讯电波(Noise Pulse)正好干扰耦合到该电路板上的连接线﹐该杂讯干扰可能会在积体电路Chip 2输入级的Input Pad上形成一过高的电压脉冲﹐这过高的电压脉冲便会意外地触发导通在Input Pad上的LVTSCR元件﹐因LVTSCR元件导通后的握住电压(holding voltage)只有约1伏特左右﹐因此在积体电路Chip 2 Input Pad上的电压位准会被意外导通的LVTSCR元件箝制在约1伏特左右﹐此过低的电压位准传送到积体电路Chip 2的输入级将会被判读成Logic 0的电路讯号﹐因而造成电路系统操作上的错误﹐若该电路系统是用来控制某一机械的开关动作﹐将会造成不可预期的意外事件。 　　此外﹐该导通的PMOS元件(在积体电路Chip 1内)及因杂讯干扰而意外触发导通的LVTSCR元件(在积体电路Chip 2内)在VDD与VSS之间形成一漏电路径﹐造成电路系统上的电能耗损(power loss)问题。在电路系统的电磁干扰(EMC)测试下﹐经常会产生过高的电压脉冲耦合到该电路系统中各积体电路的输出或输入脚位上﹐若该输出或输入脚位是使用LVTSCR元件当作静电放电的防护元件﹐便会有上述电路系统操作错误的现象发生﹐在某些应用LVTSCR元件当作静电放电防护元件的积体电路产品已经被证实有系统操作错误的问题。这导致原本在静电放电防护上极被看好的LVTSCR元件在实际电路系统应用上﹐反而不能被安全地采用。 　　类似的杂讯干扰情形亦显示于图6.3-10的左图中﹐一积体电路Chip 3的输出级是用一LVTSCR元件来做静电放电的防护元件﹐该积体电路Chip 3的输出级送出一Logic 1的讯号至外界负载﹐此时若一过高的电压脉冲恰巧出现而耦合到该输出级的Output Pad﹐这过高的电压脉冲便会意外地触发导通在Output Pad上的LVTSCR元件﹐因此在该输出级Output Pad上的电路状态变会转变成Logic 0的讯号﹐造成电路系统操作错误的发生。PMOS元件的I-V曲线在图6.3-10的漏电路径上即成为LVTSCR元件的负载﹐其电性上的关系如图6.3-10中的右图所示﹐两曲线的交叉点即是漏电电流的大小。 图6.3-10 　　在图6.3-10中所产生的漏电电流(IL)大小跟积体电路Chip 3输出级内的PMOS元件尺寸有关﹐积体电路输出级为了能快速推动外界负载﹐经常设计有大尺寸的输出级元件﹐因此相对引起的漏电电流可达数百mA之谱﹐这造成电路系统上严重的电能漏损问题。 　　为了避免当静电放电防护用的LVTSCR元件在电路系统杂讯干扰下意外地被导通﹐该LVTSCR元件必需对杂讯干扰具备一定程度的免疫能力﹐如此该LVTSCR元件才能够被安全地应用在积体电路内。为达到这个目的﹐已有两种解决之道如图6.3-11所示﹐一是提升该LVTSCR元件的触发电流到约200mA左右﹐另一是提升该LVTSCR元件的握住电压(holding voltage)比电路系统的VDD电位来得高。在接下来的文章中将介绍此类具有高杂讯免疫力的LVTSCR元件。 图6.3-11 　　在图6.3-12中显示了一高电流低电压NMOS触发之横向 硅控整流器(high-current NMOS-trigger lateral SCR)元件结构图﹐叫做 HINTSCR 元件。 图6.3-12 　　在图6.3-13中显示了一高电