C语言第四章.ppt

◆ VHDL语言的特点 ◆ VHDL语言的基本单元 ◆ VHDL语言的构成 ◆ VHDL文本输入设计方法 【例】端口模式及数据类型定义举例 PORT(n0， n1， select： IN BIT； q： OUT BIT； bus： OUT BIT_VECTOR(7 DOWNTO 0))； ?本例中，n0， n1， select 是输入引脚，属于BIT型，q是输出引脚，BIT型，bus 是一组8位二进制总线，属于BIT_VECTOR。 （3）数据类型 数据类型是指端口上流动的数据的表达格式。 例4-1 多路选择器VHDL描述方式1 ENTITY mux21a IS PORT(a，b：IN BIT; s：IN BIT; q：OUT BIT); END ENTITY mux2la; ARCHITECTURE one OF mux21a IS BEGIN q=a WHEN s= 0 ELSE b ; ---条件信号赋值语句 END ARCHITECTURE one； 例4-2 一多路选择器VHDL描述方式2 例4-3 一多路选择器VHDL描述方式3 一、项目建立与VHDL源文件输入 二、将当前设计设定为工程 三、选择VHDL文本编译版本号和排错 四、时序仿真 D触发器仿真结果： 4.4.2 1位二进制全加器的VHDL设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder1 IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder1; ARCHITECTURE fh1 OF h_adder1 IS BEGIN so = NOT(a XOR (NOT b)) ; co = a AND b ; END ARCHITECTURE fh1; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder2 IS PORT (a, b : IN STD_LOGIC; co,so : OUT STD_LOGIC); END ENTITY h_adder2; ARCHITECTURE fh2 OF h_adder2 IS SIGNAL abc: STD_LOGIC_VECTOR(1 DOWNTO 0) ; --定义标准逻辑位矢量数据类型 BEGIN abc=ab; --a相并b，即a与b并置操作 PROCESS (abc) --进程和敏感信号 BEGIN CASE abc IS --类似于真值表的CASE语句 WHEN 00 =so=0 ;co=0; WHEN 01 =so=1 ;co=0; WHEN 10 =so=1 ;co=0; WHEN 11 =so=0 ;co=1; WHEN OTHERS=NULL; END CASE; END PROCESS; END ARCHITECTURE fh2; 2、或门描述 3、 1位二进制全加器顶层设计描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain,bin,cin : IN STD_LOGIC; cout,sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder1 PORT ( a,b : IN STD_LOGIC; co,so : OUT STD_LOGIC); END COMPONENT; COMPONENT or2a PORT (a,b : IN STD_LOGIC; c : OUT STD_LOGIC