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2.1.1 8086CPU的结构 EU:内部寄存器 EU:标志寄存器FR 2.1.1 8086CPU的结构 段地址: BIU IP:指令指针寄存器(16位) 又称程序计数器; 存放将要执行指令的地址。每取一条指令IP自动增量,指向下一条指令。 地址加法器 用于产生20 位物理地址。段地址CS左移4位+IP(或内部暂存器) 指令队列缓冲器: 是一个与CPU速度相匹配的高速缓冲寄存器。 8086缓冲器有6字节 输入/输出控制电路(总线控制逻辑) 是CPU外部三总线(AB、DB、CB)的控制电路,它控制CPU与其他部件交换数据、地址、状态及控制信息。 总线接口部件和执行部件的管理 当8086指令队列缓冲区中有2字节空闲时,总线接口部件就自动将指令从内存中预取到指令队列缓冲器中。 每当EU部件要执行一条指令时,它就从指令队列头部取出指令,后续指令自动向前推进。EU要花几个时钟周期执行指令,指令执行中若需要访问内存或I/O设备,EU就向BIU申请总线周期, 若BIU总线空闲,则立即响应; 若BIU忙,则待取指令操作完成后再响应EU的总线请求。 当指令队列已满,EU又没有申请总线时,则总线空闲。 遇到转移、调用及返回指令时,原先预取到指令队列中的指令已不再有用,BIU就自动清除指令队列中已有内容,从转移、调用或返回的新地址开始,重新从内存中预读取指令并填充指令队列。 2.1.2 8086引脚的功能 8086总线周期 时钟周期:CPU的基本时间计量单位(一个T状态:T1、T2、T3、TW、T4、TI),它由计算机的主频决定; 总线周期:由若干个时钟周期组成,完成一个基本的操作 。典型总线周期(操作): 存储器读总线周期 存储器写总线周期 I/O读总线周期 I/O写总线周期 指令:由若干总线周期组成。 8086总线周期 8086一个基本总线周期由4个时钟周期(T状态)组成: T1状态: 总线输出地址(存储器或I/O口)。 T2状态: 总线上撤消地址 输入时:使总线低16位呈现高阻状态,为数据传输作准备 输出时: 直接输出数据。 T3状态:总线低16位传输写出或输入的数据。 T4状态:总线周期结束,若为总线读周期则在T4前沿将数据读入CPU。 TW等待状态(WAIT) 当内存或外设来不及与总线进行数据交换时,需要在T3和T4之间插入若干个Tw。通过查询READY(准备好引脚,输入,高有效)信号以确定Tw状态个数。判断依据: 1. 在T3的前沿检测READY引脚是否有效 2. 如果READY无效,在T3和它T4之间插入一个等效于T3的Tw ,转1 3. 如果READY有效,执行完该T状态,进入T4状态 TI空闲状态(IDLE) 当BIU不执行任何读写总线操作时,系统总线上插入TI,形成空闲周期(状态)。 8086引脚的功能 8086引脚的功能 1. 数据和地址引脚 AD15~AD0(Address/Data) 地址/数据分时复用引脚,双向、三态 这些引脚在访问存储器或I/O时 T1状态:输出地址A15~A0 T2、T3状态: 读周期:T2先浮空(高组态),T3读入数据D15~D0 写周期:写出数据D15~D0 总线请求响应执行时前,三态总线浮空 1. 数据和地址引脚(续2) A19/S6~A16/S3(Address/Status):地址/状态分时复用引脚,输出、三态 这些引脚在访问存储器时 T1状态输出高4位地址A19~A16 在访问外设时 T1状态全部输出无效电平(低电平) 其他时间输出状态信号S6~S3 S6=0 表明8086CPU占用总线 S5表明中断允许标志IF的设置情况。 IF=0时,S5=0;IF=1时,S5=1。 S4 、 S3代码组合的意义 2.读写控制引脚 ALE(Address Latch Enable) 地址锁存允许,输出、三态、高电平有效,为锁存器提供锁存信号(锁存地址) T1状态时,ALE输出高电平,打开锁存器,允许总线数据进入锁存器(锁存器数据随总线数据AD19~AD0变化而变化) 下降沿:关闭锁存器,将最后次的总线数据锁存,作为地址A19~A0。 2.读写控制引脚(续2) M / IO *( Memory / Input and Output),存储器或I/O访问,输出、三态 0:CPU访问(读、写)I/O口,这时地址总线A15~A0提供16位I/O口地址(0000H~FFFFH) 1:CPU访问(读、写)存储器,这时地址总线A19~A0提供20位存储器地址 (00000H~FFFFFH) M/IO *要与WR*、RD*信号配合使用。 WR*:写控制,输出、三态、0有效:表示CPU正向存储器或I/O口写数据 RD*:读控制,输出、三态、 0有效:表示CPU正从存储器或I/O端口读数据
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