第5章微处理器的硬件特性与微机系统组成.ppt

第5章 微处理器的硬件特性及微机系统组成 教学重点 8086/8088的两种工作模式 最小模式下的引脚信号和总线形成 最小模式下的总线时序 几个名词 指令周期：执行1条指令所需要的时间。 总线周期：CPU从存储器或输入输出端口存取1个字节就是1个总线周期。 T状态：时钟周期，CPU处理动作的最小单位。 一个总线周期通常有4个T状态，一个指令周期由若干个总线周期组成。 基本的总线周期： 存储器读、写； 输入输出端口的读、写； 中断响应。 5.1 8086/8088的引脚信号与功能 其引脚信号表现了CPU的外部特性，学习时请特别关注以下几个方面： 引脚功能——指引脚信号的定义、作用；通常采用英文单词或其缩写表示 信号流向——指信号是从芯片向外输出，还是从外部输入芯片，抑或是双向的 有效电平——指起作用的有效信号电平:高/低电平；上升/下降边沿有效 三态能力——输出正常的低电平、高电平外，还可以输出高阻的第三态 8086/8088的两种工作模式 P186 两种模式构成两种不同规模的应用系统 最小模式 P187 图5.3 构成小规模的应用系统 8088本身提供所有的系统总线信号 最大模式 P189 图5.4 构成较大规模的应用系统，例如可以接入数值协处理器8087 8088和总线控制器8288共同形成系统总线信号 8086的两种工作模式（续） 两种组态通过MN/-MX引脚信号进行选择 引脚MN/-MX——接高电平为最小组态模式 引脚MN/-MX——接低电平为最大组态模式 两种组态下的内部操作并没有区别 8088的引脚 8086/8088的引脚信号 数据和地址线 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚 5.1.1 地址/数据总线AD15—AD0 AD15～AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中，这些引脚在第1个时钟周期输出存储器或I/O端口的地址A15～A0 其他时间用于传送16位数据D15～D0 8088的分时复用引脚为AD7—AD0 5.1.2 地址/状态引脚 A19/S6～A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第1个时钟周期输出高4位地址A19～A16 在访问外设的第1个时钟周期全部输出低电平（访问外设时不使用） 其他时间(T2—T4)输出状态信号S6～S3 5.1.3 控制总线 (引脚) 1. BHE/S7 高8位数据总线允许/状态复用 三态、输出。 T1时为BHE，表示AD15—AD8为有效数据。 T2—T4为 S7，S7为备用状态信号线。 2. RD（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据 5.1.3 控制总线（续1） 3. READY 存储器或I/O口就绪，输入、高电平有效 在总线操作周期中，8088 CPU会在第3个时钟周期的前沿测试该引脚 如果测到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。 5.1.3 控制总线（续2） 4. TEST 测试，输入、低电平有效 该引脚与WAIT指令配合使用 当CPU执行WAIT指令时，它将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行 也就是说，WAIT指令使CPU产生等待，直到引脚有效为止 在使用协处理器8087时，通过引脚和WAIT指令，可使8088与8087的操作保持同步 5.1.3 控制总线（续3） 5. INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽中断 该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽 6. NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR，并且不能在CPU内被屏蔽 当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务 5.1.3 控制总线（续4） 7. RESET 复位请求，输入、高电平有效 该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作 8088复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H 8. CLK（Clock） 时钟输入 系统通过该引脚给CPU提供内部定时信号。8