VerilogHDL介绍.ppt

【例6】4位全加器电路的结构描述 module FourBitFA (FA, FB, FCin, FSum, FCout ) ; Parameter SIZE = 4; input [SIZE:1] FA, FB; output[SIZE:1] FSum; input FCin ; output FCout; wire [1:SIZE-1] FTemp; Full_Adder FA1 (FA[1], FB[1], FCin, FSum[1], FTemp[1]), FA2 (FA[2], FB[2], FTemp[1],FSum[2], FTemp[2]), FA3 (FA[3], FB[3], FTemp[2], FSum[3]), FTemp[3]); FA4 (FA[4], FB[4], FTemp[3], FSum[4], Fcout); endmodule 【例7】混合描述方式 module FA_Mix (A, B, Cin, Sum, Cout) ; input A, B, Cin; output Sum, Cout; reg T1, T2, T3, Cout; wire S1; xorX1(S1, A, B); // 门实例语句。 always@(A or B or Cin) // always 语句 begin T1 = A Cin; T2 = B Cin; T3 = A B; Cout = (T1 | T2) | T3; end Assign Sum = S1 ^ Cin; // 连续赋值语句。 endmodule Verilog的仿真与测试 ?VerilogHDL不仅提供描述设计的能力， 而且提供对激励、控制、存储响应和设计验证的建模能力。激励和控制可用初始化语句(initial)产生。 RS_FF电路设计描述 `timescale 1 ns / 1 ns Module RS_FF (Q, Qbar, R, S) ; output Q, Qbar; input R, S; nor #1 (Q, R, Qbar); nor #1 (Qbar, S, Q) ; endmodule 注释 ? 在Verilog HDL中有两种形式的注释。 1) /*第一种形式：可以扩展至多行*/ 2) //第二种形式：在本行结束。 系统任务（task）与函数（function） ?以$字符开始的标识符表示系统任务或系统函数。 ?任务提供了一种封装行为的机制。这种机制可在设计的不同部分被调用。任务可以返回0个或多个值。 ?函数除只能返回一个值以外与任务相同。 ?此外，函数在0时刻执行，即不允许延迟，而任务可以带有延迟。 编译指令 ?以`（反引号）开始的某些标识符是编译器指令。 ?在Verilog语言编译时，特定的编译器指令在整个 编译过程中有效（编译过程可跨越多个文件）， 直到遇到其它的不同编译程序指令。 ?例如： `timescale `define, `undef `include `timescale 在Verilog HDL模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际 时间相关联。 该指令用于定义时延单位和时延精度。 `timescale编译器指令格式为： `timescale time_unit / time_ precision // time_unit和time_precision由值1、10、和100 以及单位s、ms、us、ns、ps和fs组成。例如： `timescale 1 ns / 100 ps //表示时延单位为1ns, 时延精度为100 ps。 ?`timescale编译器指令在模块说明外部出现, 并且影响后面所有的时延值。 `define, `undef ? `define指令用于文本替换，它很像C语言中的#define 指令，如: `define SIZE 32 reg[SIZE -1:0 ] AddReg; 一旦`define指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的`define指令，SIZE能被多个文件使用。 ? `undef指令取消前面定义的宏。例如: `define WORD 16 //建立一个文本宏 wire [WORD : 1] Bus; `undef W