3.1.计数译码显示多功能数字钟161.ppt

返回 电子线路设计与测试 2011年7月 计数、译码、显示与简易数字钟 * 一、实验目的 掌握译码、显示电路的构成及使用方法； 进一步熟悉计数器输出波形的测试方法； 掌握40161的逻辑功能及使用方法； 学习数字电路系统设计、组装与调试的方法。 * 二、实验任务： 已知条件 1Hz信号由波形发生器产生 基本功能 具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 具有校时功能，能对“分”和“小时”进行调整。 扩展功能 仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。 定时控制，其时间自定； * 三、数字钟设计分析-功能框图 数字钟电路系统由主体电路和扩展电路两大部分所组成 秒计数器计满60后向分计数器进位 分计数器计满60后向小时计数器进位 小时计数器按照“24进制”规律计数 计数器的输出经译码器送显示器 * 基本功能数字钟模块划分（计数部分） * 时分秒计数器的设计 分和秒计数器都是模M=60的计数器 其计数规律为00—01—…—58—59—00… 时计数器是一个24进制计数器 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。 * 三、计数器40161的逻辑功能及其应用 4位二进制同步加(递增)计数器 表5.18.4 CC40161功能表 1. 40161的逻辑功能: 清零 使能 数据输入置数 进位 置数 ET=ETTETP CO=Q3Q2Q1Q0 ET CP 操作状态 0 x x x 异步清零 1 0 ? x 同步预置 1 1 ? 0 保持 1 1 ? 1 计数 * 1. 40161的时序波形图 * 2. 构成任意进制计数器的方法 利用同步预置?清零 利用异步清零 优点： 清零可靠 输出没有毛刺 * 3. 构成多位计数器的级联方法 串行进位（异步） 优点：简单； 缺点：速度较慢 六十进制计数器: 出现竞争冒险的可能性较大 * 六十进制计数器 并行进位（同步） 优点：速度较快； 缺点：较复杂。 3. 构成多位计数器的级联方法 * 4.时分秒计数器的设计 分和秒计数器都是模M=60的计数器 其计数规律为00—01—…—58—59—00… 用两片74LS161分别做作十位计数器（六进制）和个位计数器（十进制），再将它们级联组成模数M=60的计数器 时计数器是一个“24翻1”的特殊进制计数器 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒，实现日常生活中习惯用的计时规律 * 5. 校时电路的设计 当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时） 校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能 为使电路简单，这里只进行分和小时的校时 对校时电路的要求是 在小时校正时不影响分和秒的正常计数 在分校正时不影响秒和小时的正常计数 校时方式有“快校时”和“慢校时”两种 “快校时”是，通过开关控制，使计数器对1Hz的校时脉冲计数 “慢校时”是用手动产生单脉冲作校时脉冲 S1为校“分”用的控制开关 S2为校“时”用的控制开关 校时脉冲采用分频器输出的1Hz脉冲 当S1或S2分别为“0”时可进行“快校时” 需要注意的是，校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0”或“1”时，可能会产生抖动，接电容C1、C2可以缓解抖动。必要时还应将其改为去抖动开关电路 * 6. 主体电路的装调 由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路 级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时 如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端VCC加退耦滤波电容。通常用几十微法的大电容与0.01?F的小电容相并联 经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。最后画出满足设计要求的总体逻辑电路图，如图所示 如果因实验器材有限，则其中秒计数器的个位和时计数器的十位可以采用发光二极管指示，因而可以省去2片译码器和2片数码显示器 除了振荡和译码显示部分外，其它各功能都可以用GAL16V8来实