VHDL作业题目2014(终稿).doc

VHDL作业 1、写出消抖的程序，通过仿真或下载得出对应的波形，并分析。 FPGA对于输入的信号一般都要经过消抖处理，以消除干扰信号。对于两个设备之间的数据传输，这一点显得尤为重要。 消抖一般通过记录脉冲的个数，对输入信号的尖峰宽度进行限制，达不到预定的宽度，即认为是干扰，必须加以滤除，部分代码如下。因此，信号经过消抖去除干扰信号以后，必然产生延迟，延迟时间与系统晶振频率以及计数脉冲个数有关。 例如：设系统晶振为40MHz，消抖时间为4个CLK，一个脉冲时间为1/40M=25ns，所以信号延时为25*4=100ns，如图1所示。 图1 信号消抖示意图 代码示例： （a） begin if rst=1 then sig_out=0; elsif gclkevent and gclk = 1 then sig_0 = sig_in; sig_1 = sig_0; sig_2 = sig_1; sig_3 = sig_2; if ((sig_3 = sig_2) and (sig_2 = sig_1) and (sig_1 = sig_0) and (sig_0 = sig_in)) then sig_out = sig_3; end if; end if; end process; 仿真结果如图2： 图2消抖仿真 process (gclk) begin if rst=1 then signal_out=0; psignal=0; ppsignal=0; signal_cnt=0; elsif (gclk=1) and (gclkevent) then ppsignal = psignal; psignal = signal_in; if psignal /= ppsignal then signal_cnt = 0; else signal_cnt = signal_cnt + 1; if signal_cnt 159999 then ------消抖时间为4ms------ --if signal_cnt 99 then signal_out = psignal; end if; end if; end if; end process; 仿真结果； 图3延时仿真图 分频器是数字系统设计中的基本电路，根据不同设计的需要，我们会遇到偶数分频、奇数分频、半整数分频等，有时要求等占空比，有时要求非等占空比。在同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频，实现较为简单。但对半整数分频及等占空比的奇数分频实现较为困难。本文利用VHDL硬件描述语言，可设计了一种能够满足上述各种要求的较为通用的分频器。 现通过设计一个可以实现8.5分频，等占空比的17分频，2、4、8、16、32分频，及占空比为1∶8和4∶5的9分频等多种形式分频的分频器。分频器由带使能端的异或门、模N计数器和一个2分频器组成，本设计用D触发器来完成2分频的功能，实现方法是：将触发器的Q反输出端反馈回输入端D，将计数器的一个计数输出端作为D触发器的时钟输入端。各功能模块的VHDL语言实现如下。 1）.模N计数器的实现 　　一般设计中用到计数器时，我们可以调用lpm库中的计数器模块，也可以采用VHDL语言自己设计一个模N计数器。本设计采用VHDL语言设计一个最大模值为16的计数器。输入端口为：使能信号en，复位信号clr和时钟信号clk;输出端口为：qa、qb、qc、qd。其VHDL语言描述略。 　2）.带使能控制的异或门的实现 　　输入端为：xor_en：异或使能，a和b：异或输入;输出端为：c：异或输出。当xor_en为高电平时，c输出a和b的异或值。当xor_en为低电平时，c输出信号b。其VHDL语言略。 3）.分频(触发器)的实现 　　输入端为：时钟信号clk，输入信号d;输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。 以下是几种分频器的： 频最易于实现，欲实现占空比为50%的偶数N分频，一般来说有两种方案：，输出为-1时，输出为-1时，复位计数器，如此循环下去。 分频仿真结果图 5 偶数分频仿真结果图 分频器 非%占空比的