VHDL语言 第八章 时序逻辑电路设计.ppt

8位移位寄存器描述（结构描述） 在结构体的说明部分利用COMPONENT语句对要引用元件进行声明。 利用生成语句指定生成次数 利用COMPONENT_INSTANT语句，调用元件，用位置映射方式 8位移位寄存器直接用信号连接描述 进程中执行信号代入语句时，被代入信号量的值在当时并没有发生改变，直到进程结束，代入过程才同时发生。此例描述了移位功能。 若将程序中信号改成变量，变量赋值语句中，被赋值的变量的值会立即改变，结果如何？ 8.4 计数器 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。 1、如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 　　常见的同步计数器有74160系列,74LS190系列，常见的异步计数器有74LS290系列。 2、如果按照技术过程中数字增减分类，又可将计数器分为加法计数器和减法计数器，随时钟信号不断增减的为加法计数器，不断减少的为减法计数器。 同步计数器指在时钟脉冲（计数脉冲）的控制下，构成计数器的各触发器状态同时发生变化的计数器。 8.4.1 同步计数器 (1) 带允许端的十二进制计数器 计数器由4个触发器构成，clr是清零，en是计数控制端，qa,qb ,qc,qd为计数器的4位二进制值的输出端。 带允许端的十二进制计数器 调用了标准逻辑无符号包 定义了计数中间信号，由于输出qa,qb,qc，qd被定义为out类型 PROCESS后跟两个敏感信号 判断清零信号 判断计数使能信号 判断时钟信号 判断计数的终点 ‘’ 不同类型数据值可以进行相加，这是因为调用了标准逻辑无符号程序包 (2) 可逆计数器 可逆计数器根据计数控制信号的不同，在时钟脉冲作用下，可以实现加1和减1的操作。控制端updn=‘1’计数器加1，updn=‘0’计数器减1。 可逆计数器（加减计数器）程序设计 调用了标准逻辑无符号包 定义了计数中间信号 PROCESS后跟两个敏感信号 判断清零信号 判断时钟信号 加计数和减计数判断 不同类型数据值可以进行相加减法，这是因为调用了标准逻辑无符号程序包 (3) 六十进制计数器 4位二进制计数器构成1位BCD十进制计数器，六十进制计数器可由两位十进制计数器连接。六十进制计数器常用于时钟计数。 六十进制计数器设计程序 调用了标准逻辑无符号包 计数器个位输出端，4位 计数器十位输出端，3位 定义了两个中间信号 第一个进程处理个位计数 第二个进程处理十位计数 六十进制计数器设计程序（续1） 判断个位写控制端，若有效,对个位写入数据 判断时钟信号上升沿 判断进位输入端 判断个位计数终点 个位计数 判断十位写控制端，若有效,对十位写入数据， 判断时钟信号上升沿 第三个进程处理进位输出Co 六十进制计数器设计程序（续2） 判断进位输入端和个位输出端 判断十位计数终点 十位计数 判断同时是否进位位1，个位为9，十位为5 8.4.2 异步计数器——行波计数器 异步计数器又称为行波计数器，低位计数器的输出作为高位计数器的时钟信号，各级级联构成异步计数器。与同步计数器最大的不同是时钟脉冲的提供方式。电路简单，但计数延迟增加，计数器工作频率较低。 首先对基本元件D触发器进行描述： 定义中间信号 PROCESS后跟两个敏感信号 判断清零信号，高电平有效 判断时钟信号上升沿 其次采用元件例化描述8位行波计数器: 在结构体的说明部分利用COMPONENT 语句对要引用D触发器元件进行声明。 利用生成语句指定生成次数 时钟信号赋给计数器的最低位 利用COMPONENT_INSTANT语句，调 用元件，用名称映射方式 第八章 时序逻辑电路设计 时序逻辑电路定义：任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。 按照电路的工作方式，时序逻辑电路可分为同步时序逻辑电路(简称同步时序电路)和异步时序逻辑电路(简称异步时序电路)两种类型。 常见的时序逻辑电路有触发器、计数器、寄存器等。 概述 8.1 时钟信号和复位信号 8.1.1 时钟信号描述 时序电路总是以时钟进程形式来描述，方式有两种： 1) 进程的敏感信号是时钟信号 2) 用进程中的WAIT ON语句等待时钟 任何时序电路都是用时钟信号作为驱动信号的。 时序电路只是在时钟信号的有效沿或电平到来时，其状态才发生变化。 因此，时钟信号通常是描述时序电路的程序的执行条件。 1) 进程的敏感信号是时钟信号 在这种情况下，时钟信号应作为敏感信号，显式地出现在PROCESS语句