数字电子技术基础-触发器.ppt

* * 三、D触发器转换成T′触发器 C1 Q 1D CLK Q * = D D=Q *5.7 触发器的动态特性 为了保证触发器能正常、可靠地工作，有必要分析它们的动态翻转过程，即输入信号和时钟信号的作用时间以及它们在时间上的相互配合应满足一定的要求。 这些要求表现在对建立时间、保持时间、时钟信号的宽度和最高工作频率的限制上。 5.7 触发器的动态特性 5.7.1 SR锁存器的动态特性 一、输入信号宽度 tPLH=tpd 设所有门电路的平均传输延迟时间相等,用tpd表示。 二、传输延迟时间 从输入信号到达起，到输出端新状态稳定地建立起来为止，所经过的时间为SR锁存器的传输延迟时间。 tPHL=2tpd 图5.7.1 SR锁存器的电路与动态波形 5.7.2 电平触发SR触发器的动态特性 一、输入信号宽度 要求S（或R）和CP同时为高电平的时间应满足： tw（S·CP）≥2tpd 图5.7.2同步RS触发器的电路和动态波形 二、传输延迟时间 tPLH=2tpd 、tPHL=3tpd 5.7.3 主从触发器的动态特性 一、建立时间： 为保证CLK下降沿到达时主触发器能可靠翻转，J、K应先于CLK下降沿2tpd稳定建立，因此tset≥2tpd。 输入信号应先于时钟脉冲动作沿到达的时间，用tset 表示。 二、保持时间 保持时间是指CLK下降沿到达后输入信号仍需要保持不变的时间，用tH表示。 为避免输入产生竞争现象，必须在CLK变成低电平以后J、K的状态才允许变化。因此，保持时间必须大于CLK的下降时间tf ，即tH≥ tf。 三、传输延迟时间 若将从CLK下降沿开始到触发器新状态稳定地建立的这段时间定义为传输延迟时间，则有： tPLH=3tpd tPHL=4tpd 四、最高时钟频率 因为主从触发器是由两个同步SR触发器组成的，所以由同步SR触发器的动态特性可知，为保证主触发器的可靠翻转，CLK高电平的维持时间tWH应大于3tpd。同理，CLK低电平的维持时间tWL也应大于3tpd。因此，时钟的最小周期为: TC（min）≥6tpd 最高时钟频率： fc（max）≤1/（6tpd） 一、建立时间 5.7.4 维持阻塞触发器的动态特性 由于CLK是加在门c和d上的，所以在CLK上升沿到达之前门a和b输出端的状态必须稳定地建立起来。而输入信号到达D端后，要经过两级门的传输延迟时间，门b的输出才能稳定的建立起来。因此D端的输入信号必须先于CLK的上升沿到达，而且建立时间应满足： tset≥2tpd Q Q e f c d a b CLK D D D D D 二、保持时间 CLK上升沿后，在CLK=1期间， D=0时D必须维持到c门的输出反馈到a门输入端以后，D端的低电平才允许改变。tHL=1tpd；在D=1时，tHH= 0。 四、最高时钟频率 tWH?tPHL=3tpd， tWL≥tset+tpd（c门）=2tpd+tpd=3tpd CLK t 0 tWH D t 0 tH tset Q t 0 tPLH Q t 0 tPHL 三、传输延迟时间 从CLK脉冲上升沿作用开始到触发器稳定的输出时间为： tPLH=2tpd ，tPHL=3tpd fC（max）=1/（ tWH+ tWL）=1/6tpd 本章重点 1、触发器的概念及特点； 　 2、触发器（重点是边沿DFF和边沿JKFF）的逻辑功能的描述方法； 　 3、同一逻辑功能的触发器，可以用不同的电路结构形式来实现；同一种电路结构形式，可以构成不同逻辑功能的触发器。 课后练习 题5.1(SR锁存器)；题5.5(电平触发SRFF)； 题5.7(脉冲触发SRFF)；题5.10(脉冲触发JKFF)； 题5.13 (边沿触发DFF) ；题5.15 (边沿触发JKFF)； 题5.18（Q3、Q10)，题5.19 （Q1、Q4)，题5.24(边沿触发JK、DFF电路) 第五章 结 束 * * * * * * * * * * * * * * * * * * * * §5.5 边沿触发的触发器 特点：触发器只在时钟跳转时触发，而在CLK=1或CLK=0期间，输入端的任何变化都不影响输出。 两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等。 1、用两个电平触发D触发器构成的边沿触发器 这种电路结构在形式上也是主从结构，但它和前面讲过的主从触发器具