硬件描述语言VerilogHDL基础.ppt

数据流建模能在较高的抽象级别描述电路的逻辑功能。通过逻辑综合软件，能够自动地将数据流描述转换成为门级电路。 2 组合逻辑电路的数据流建模 Verilog HDL的运算符 类型 符号 功能说明 类型 符号 功能说明 算术运算符 （双目运算符） + - * / % 二进制加 二进制减 二进制乘 二进制除 求模 关系运算符 （双目运算符） = = == != 大于 小于 大于或等于 小于或等于 等于 不等于 位运算符 （双目运算符） ~ | ^ ^~ 或 ~^ 按位取反 按位与 按位或 按位异或 按位同或 缩位运算符 （单目运算符） ~ | ~| ^ ^~ 或 ~^ 缩位与 缩位与非 缩位或 缩位或非 缩位异或 缩位同或 逻辑运算符 ! || 逻辑非 逻辑与 逻辑或 移位运算符 （双目运算符） 右移 左移 位运算符与缩位运算的比较 A：4’b1010 、 B：4’b1111， A~^B= 1010 A^B= 0101 A|B= 1111 AB= 1010 ~A = 0101 ~B = 0000 位运算 ~^A=1 ~^B=1 ^A=0 ^B=0 |A=1 ~|B=0 ~A=1 B=1 A=1010=0 缩位运算 对同一个操作数的重复拼接还可以双重大括号构成的运算符{{}} 例如{4{A}}=4’b1111，{2{A},2{B},C}=8’ 作用是将两个或多个信号的某些位拼接起来成为一个新的操作数，进行运算操作。 位拼接运算符 设A=1’b1，B=2’b10，C=2’b00 则{B,C}＝4’b1000 {A,B[1],C[0]}＝3’b110 {A,B,C,3’b101}=8’ 一般用法： condition_expr?expr1:expr2; 条件运算符 是三目运算符，运算时根据条件表达式的值选择表达式。 首先计算第一个操作数condition_expr的值，如果结果为逻辑1， 则选择第二个操作数expr1的值作为结果返回，结果为逻辑0， 选择第三个操作数expr2的值作为结果返回。 2、数据流建模举例 连续赋值语句的执行过程是：只要逻辑表达式右边变量的逻辑值发生变化，则等式右边表达式的值会立即被计算出来并赋给左边的变量。 注意，在assign语句中，左边变量的数据类型必须是wire型。 数据流建模使用的基本语句是连续赋值语句assign ，该语句用于对wire型变量进行赋值， 它由关键词assign开始，后面跟着由操作数和运算符组成的逻辑表达式。 2选1数据选择器的连续赋值描述是： wire A,B,SEL,L; //声明4个连线型变量 assign L=(A ~SEL)|(B SEL); //连续赋值 //Dataflow description of a 2-to-4-line decoder， module decoder_df (A1,A0,E,Y); input A1,A0,E; output [3:0] Y; assign Y[0] = ~(~A1 ~A0 ~E); assign Y[1] = ~(~A1 A0 ~E); assign Y[2] = ~(A1 ~A0 ~E); assign Y[3] = ~(A1 A0 ~E); endmodule //Dataflow description of 2-to-1-line multiplexer module mux2x1_df (A,B,SEL,L); input A,B,SEL; output L; assign L = SEL ? A : B; endmodule 用条件运算符描述了一个2选1的数据选择器。 在连续赋值语句中，如果SEL＝1，则输出L＝A；否则L＝B。 3 组合逻辑电路的行为级建模 行为级建模就是描述数字逻辑电路的功能和算法。 一般使用always结构，后面跟着一系列过程赋值语句，给reg类型的变量赋值。 if (condition_expr1) true_statement1; else if (condition_expr2) true_statement2; else if (condition_expr3) true_statement3; …… else default_statement; 1、条件语句（ if语句） 条件语句就是根据判断条件是否成立，确定下一步的运算。