基于FPGA的最简CPU设计.doc

RISC_CPU课程设计报告 2017年3月26日 目录 一、SPM_CPU设计 3 1.1 指令设计 3 1.2 顶层设计 3 1.3 架构设计 4 1.4 控制器设计 5 1.4.1 取指周期 5 1.4.2运算指令（ADD, AND,SUB,NOT） 6 1.4.3跳转指令（BR） 8 1.4.4 零标志转移（BRZ） 10 1.4.5 读指令（RD） 11 1.4.6 写指令（WR） 13 1.4.7 停机指令（HALT） 15 1.4.8输出指令（OUT） 15 1.5 测试程序一 16 1.5.1 数据分配 16 1.5.2算法流程图 17 1.5.3 手编机器码 17 1.6 测试程序二（fibonacci） 18 1.6.1数据分配 18 1.6.2 程序流程图 18 1.6.3 手编机器码 18 1.7 测试程序三（流水灯） 19 1.7.1 数据分配 19 1.7.2 程序流程图 20 1.7.3 手编机器码 21 二RISC_CPU设计 22 2.1 顶层设计 22 2.2 片上系统构架设计（soc） 22 2.3片上地址映射表 23 2.4指令系统设计 23 2.4.1指令格式 23 2.4.2指令码表 23 2.5中央处理器CPU设计 24 2.6 指令节拍分析 24 2.6.1 取指周期 24 2.6.2 运算指令 26 2.6.3 读数据指令 27 2.6.4 写数据指令(片内) 28 2.6.5 写数据指令(片外) 29 2.6.5 无条件转移指令 30 2.6.7 零标志转移指令(SKZ) 31 2.6.8 中断返回指令 32 2.6.9 中断进入 32 一、SPM_CPU设计 基本要求： 内部4个8比特寄存器 内部存储器，256字节，存放指令和数据 采用Ciletti的指令设计（见《设计与实践V17》4.2节） 增加一个8比特的输出通道P0，扩充一条输出指令 通过验证，并能够下板实际运行流水灯和其它程序（手编） 采用FSMD架构，采用PLSM方案实现控制器设计。 1.1 指令设计 指令助记符 指令码 动作说明 操作码 源操作数 目标操作数 数据地址 NOP 4’b0000 2’bxx 2’bxx - ADD 4’b0001 src dest - dest + src = dest SUB 4’b0010 src dest - dest - src = dest AND 4’b0011 src dest - dest src = dest NOT 4’b0100 src dest - ~src = dest RD 4’b0101 2’bxx dest addr [addr] = dest WR 4’b0110 src 2’bxx addr arc = [addr] BR 4’b0111 2’bxx 2’bxx L_addr [L_addr] = pc BRZ 4’b1000 2’bxx 2’bxx L_addr [L_addr] = pc z_flag OUT 4’b1001 src 2’bxx - src = P0 HALT 4’b1111 2’bxx 2’bxx 1.2 顶层设计 1.3 架构设计 1.4 控制器设计 采用PLSM方案： 根据架构和指令的路由，分析并找到等效节点 然后根据等效节点，分析所有控制信号的节拍关系（采用TP图分析） 有了节拍关系之后，根据已经分析指令的节拍关系，编写PLSM的SMF表（线性序列机的状态转移表） 最后，根据SMF表编写控制器的代码 1.4.1 取指周期 将PC写入ADDR 路由和等效节点 TP图分析： 将m_out中的指令读出，并写入IR 路由和等效节点： TP图分析： 取指周期的SMF表： 状态 （节拍） LSM_1S LSM_2S 说明 Assert Deassert 非周期 RESET state=s0 load_addr=0 inc_pc=0 load_ir=0 sel_mux1=`MUX1_PC sel_mux2=`MUX2_BUS1 write=0 复位 s0 state=s1 load_addr=1 inc_pc=1 sel_mux1=`MUX1_PC sel_mux2=`MUX2_BUS1 取指周期 s1 state=s2 load_addr=0 inc_pc=0 write=0 s2 state=s3 load_ir=1 sel_mux2=`MUX2_MEM s3 state=s4 load_ir=0 s4 执行周期 1.4.2运算指令（ADD, AND,SUB,N