并行架构及ARM指令集架构.doc

郑州大学科技文章翻译 题 目： 并行架构与ARM指令集架构 指导教师： 李正民 职称： 副教授 学生姓名： 张黎明 学号： 20052430138 专 业： 计算机科学与技术 院（系）： 信息工程学院 完成时间： 2009年5月20日 2009年 5月 20 日 并行架构与ARM指令集架构 在几代并行架构的推动支持下,ARM公司的新型芯片设计或许能改变人们获取技术的途径。随着销售量的快速增长，并且已经有超过15亿ARM处理器的出售，现在软件生产商们在可用ARM编码上拥有一个巨大的市场。 过去的15年间，ARM精简指令计算机处理器快速发展，提供了一系列的芯片，其中也包含技术成熟的多处理器芯片。对性能和附加关键新技术的效率的层次提升，这方面的嵌入式应用需求推动了ARM架构的发展。 在发展的道路上，ARM团队利用了称作计算机架构的全范围技术来开发平行架构。ARM采用的性能和效率方法包括多样的执行时间，子字平行架构，数字信号处理—比如操作、线程层并行、异常处理和多处理。 ARM架构的发展历程展示了过去处理器是如何应用不同类型的并行架构。新的ARM11MPCore多处理器更是顶峰之作。 针对嵌入式应用的RISC 早期的RISC设计，比如MIPS，纯粹集中在高性能上。架构师从而有了大量的寄存器集、更少的指令类别、一个存取架构和简单的管道。所有的这些在现代处理器上还是很常见。 ARM版本的RISC很多方面有不一样的地方，主要是因为ARM处理器是嵌入式的处理器，是装载在片上系统设备上的。尽管这样做保留了基于高性能的目标，但是研发人员仍旧把高代码密度、低功耗和小模具面积放在了优先地位。 为了实现这种设计，ARM团队改变了RISC规则，使得它包含对某些指令可变周期执行时间、一个用于处理输入寄存器的内嵌移位器、条件执行、压缩的16位Thumb指令集以及几条增强的DSP指令。 ●可变周期执行时间 由于ARM是一个存取架构，所以ARM处理器首先必须在处理数据之前先装载到一个通用寄存器里。假使单周期执行限制了原来的RISC的设计，对每个寄存器单独的存取就没有效率。因此，ARM ISA指令专门用于存取多个寄存器。这些指令执行的周期不同，取决于处理器用来传送的寄存器的数目。这对于存储和恢复进程序言和结语的上下语境特别有用。这种方法直接改善了代码密度，减少了指令获取次数，降低了总功耗。 内嵌桶形移位器 为了使每条数据处理指令更加灵活，一个移位或者循环就能处理一个源寄存器。这使得每条数据处理指令更加灵活。 条件执行 一条ARM指令只有当它满足一定特殊条件时才会执行。这个条件放在指令块的末端，默认情况下，是无条件执行的。比如，生成12字节的存储空间—42%的用于除数计算，无论是否有条件执行。 16位Thumb指令集 这个压缩的16位ARM指令集以些许的性能消耗来执行较高密度的代码。由于Thumb 16位ISA被设计成编译目标，这不包括正交寄存器对ARM32位ISA的读取。采用Thumb ISA使程序面积大大减少。2003年，ARM宣布它的Thumb-2技术，对代码密度进行了进一步的扩展。这项技术在一个指令流里混合采用32位和16位指令来增加代码密度。为了达到这个目标，研究人员在处理器里融入了未对准地址。 增强的DSP指令 标准ISA中加入这些指令支持灵活快速的16*16乘法和算术饱和运算，这使得专门用于DSP的指令规则可移植到ARM机上。一个单一ARM处理器能执行应用程序，比如voice –over-IP，而不需请求一个专门的DSP。这个处理器能利用这些指令，例如SMLAxy来和一个32位寄存器的高16位或者低16位相乘。处理器能将R1寄存器的高16位和R2的低16位相乘后和R3相加并将结果放到R3里面。 图一显示了溢出是如何影响ADD指令的结果。 图1 饱和运算对数字信号处理特别重要，因为当整型数值溢出时，不饱和指令就会给出一个负值。一个饱和的QADD指令无需反复求值时即可返回最大值。 数据层并行架构 随着在V5TE ISA中引入增强DSP指令的成功，ARM在2001年引进ARMV6 ISA。除了改善数据层和线程层的并行架构外，还包含了其他的功能，比如，增强的数学运算操作、异常处理以及终端处理。 一个影响ARMv6 ISA设计的因素涉及逐渐增加的类似DSP功能的视频处理、2D和3D图像处理。在保持低功耗的前提下设计同时要实现这些改善的功能。ARM将单指令、多数据架构作为实现这种设计的方法。 在提供数据层并行架构方面SIMD是很常用的技术，它无损代码密度和功耗。一个SIMD的执行需要很少的指令