【2017年整理】数字时钟发生器设计.doc

数字时钟发生器设计 引言 高性能的频率合成器被广泛的应用在现代通信、雷达、电子对抗等技术领域中,其性能的优劣直接影响着无线通信设备的性能。其中组合式频率合成技术是国内外近几年来比较流行的一种技术,其将直接数字频率合成(DDS) 和锁相环频率合成( PLL) 两种技术结合起来,取长补短,以实现具有高分辨率和杂散较小的高速宽带频率合成。本文根据DDS+ PLL 组合式的频率合成器工作原理,采用信号完整性分析和ADS射频电路仿真等设计方法,设计并实现一种具有宽频带、低功耗、低杂散、体积小、重量轻的跳频频率合成器。利用DDS 的高分辨率保证了PLL 输出具有较高的频率分辨率,同时通过采用较高的鉴相频率提高了PLL 的转换速度,实现了DDS 和PLL 的优势互补,兼顾各方面的性能,采用此方案实现的频率源可以做到较快的频率切换速度,较高的频率分辨率,较好的抑制输出信号杂散，满足数字时钟发生器的设计要求。 一. 整体设计思想 方案选择 频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术（DS）和锁相合成技术（PLL）,发展到如今的直接数字合成技术（DDS）。频率合成方法主要有3种:直接合成法：利用混频器、倍频器、分频器和带通滤波器完成对频率的算术运算。应用锁相环PLL (Phase Locked Loop) 的频率合成, 虽然具有工作频率高、宽带、频谱质量好的优点, 但频率分辨率和转换速率都不够高。必威体育精装版的频率合成方法是直接数字频率合成DDS(Direct Digital Synthesis)。DDS 较以前频率合成技术具有频率转换时间短, 频率分辨率高, 输出相位连续, 可以进行高精度、高稳定度编程, 全数字化易集成等突出优点。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用，但是由于材料和工艺问题，其输出频率始终无法和PLL相比，并且由于全数字结构，输出信号中具有丰富的杂散分量，限制了它的应用。。从基本原理而言, PLL 是模拟的闭环系统,而DDS 是全数字的开环系统, 二者是两种不同的频率合成技术, 采用将二者结合构成DDS+PLL 组合系统来互相补充, 可以达到单一技术难以达到的应用效果。 DDS＋PLL的基本原理是用一个低频、高分辨率的DDS频率来激励或插入PLL，从而将两者的优点结合起来。DDS＋PLL有3种基本方法（如图1所示）：即DDS激励PLL、PLL内插DDS、PLL与DDS直接混频。第1种方法以DDS直接激励PLL。与单纯的PLL相比，由于作为参考的DDS 具有很高的频率分辨率，可以在不改变PLL分频比的情况下提高PLL的频率分辨率，但是如果DDS 输出信号中，落在PLL的环路带宽内的杂散和相噪无法抑制，经过PLL倍频作用后，这些噪声会恶化20lgNdB（N＝fout/fDDS）。第2种方法是将DDS的输出与PLL的反馈支路混频，混频后的信号再送入鉴相器。这种方法利用了DDS 高分辨率的特点，因此PLL 可以采用较高的参考频率，不但提高了PLL 的转换时间，同时也克服了因倍频而引起的杂散和相噪恶化，但是由于混频后会产生镜像干扰，因此锁相环路内需要引入带通滤波器BPF2 来滤除，设计环路滤波器的时候必须考虑其影响，增加了环路的设计难度。第3种方法直接将DDS与PLL混频，这有效的克服了前两种方法的缺点，既不会恶化DDS 输出的杂散和相噪，也不会增加PLL设计的难度。由于PLL的作用只是将DDS输出上变频，提高了最终输出的频率。 2.系统设计及框图 ?、 图2 系统设计框图 系统电路设计主要包括两个部分：一部分是在低频段(0.2-100M)，DDS电路的设计；另一部分是在高频段(100-220M)，DDS+PLL的电路设计，这部分还包括了时钟信号的选择输出。? 二．????电路设计? DDS的基本原理 DDS 的基本原理框图如图3 所示,它包含相位累加器、波形存储器、数模转换器、低通滤波器和参考时钟五部分。在参考时钟的控制下,相位累加器对频率控制字K进行线性累加,得到的相位码φ(n) 对波形存储器寻址,使之输出相应的幅度码,经过数模转换器得到相应的阶梯波,最后经低通滤波器得到连续变化的所需频率的波形。其输出频率与控制字和参考时钟的关系为: 式中,fout为DDS 输出信号的频率,K为频率控制字,fc 为时钟频率,N 为相位累加器的位数。 图3 DDS原理图 由上DDS基本原理可知: DDS系统输出信号的频率为:fout=K*fc/2N，输出信号频率的分辨率为: Δfout=fc/2N，由奈奎斯特采样定理知,DDS输出的最大频率为：fout(max)=fc/2，DDS输出信号的频率范围为:0～fc/2。 DDS的优点