【2017年整理】数字秒表的设计与实现实验报告.doc

电 子 科 技 大 学 《数字秒表课程设计 姓 名: xxx 学 号： 学 院： 指导老师：xx 摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言， 运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。 通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词 目录 第一章 引言 4 第二章 设计背景 5 2.1 方案设计 5 2.2 系统总体框图 5 2.3 -FPGA实验板 5 2.4 系统功能要求 6 2.5 开发软件 6 2.5.1 ISE10.1简介 6 2.5.2 ModelSim简介 6 2.6 VHDL语言简介 7 第三章 模块设计 8 3.1 分频器 8 3.2 计数器 8 3.3 数据锁存器 9 3.4 控制器 9 3.5 扫描控制电路 10 3.6 按键消抖电路 11 第四章 总体设计 12 第五章 结论 13 附录 14 第一章 引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见， 极大的改变了人们的生活方式。面对如此巨大的市场， 要求数字集成电路的设计周期尽可能短、 实验成本尽可能低， 最好能在实验室直接验证设计的准确性和可行性， 因而出现了现场可编程逻辑门阵列FPGA。 对于芯片设计而言， FPGA的易用性不仅使得设计更加简单、快捷， 并且节省了反复流片验证的巨额成本。 对于某些小批量应用的场合， 甚至可以直接利用FPGA实现， 无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法， 在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证， 并给出了完整的源程序和仿真结果。 第二章 设计背景 2.1 方案设计 采用如下方案：由基本数字逻辑单元进行设计,它由振荡器产生一定频率的方波脉冲，的频率为z，之后由分频器对方波脉冲进行分频，得到实验所需的z和100Hz两种频率，以达到设计电路所需的频率脉冲，z脉冲作为时钟信号驱动计数器进行计数，z作为扫描频率，计数信号，最后由-8译码器译不需要，软件设计，最后将程序到电路板上。 2.2 系统总体框图 本实验所设计的 图 1-1 2.3 -FPGA实验板 我们将在EEC-FPGA实验板上完成秒表的设计实现，实验板原理如图1-3所示。 图 1-2 2.4 系统功能要求 秒表的计时范围为00’00”00 ~ 59’59”99。有两个按钮开关Start/Stop和Split/Reset，控制秒表的启动、停止、分段和复位：在秒表已经被复位的情况下，按下“Start/Stop”键，秒表开始计时。在秒表正常运行的情况下，如果按下“Start/Stop”键，则秒表暂停计时；再次按下该键，秒表继续计时。在秒表正常运行的情况下，如果按下“Split/Reset”键，显示停止在按键时的时间，但秒表仍然在计时；再次按下该键，秒表恢复正常显示。在秒表暂停计时的情况下，按下“Split/Reset”键，秒表复位归零。 2.5 开发软件 本次试验所用的EDA软件包括ISE10.1和仿真采用的ModelSim。 2.5.1 ISE10.1简介 ISE的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了可编程逻辑器件开发的全过程，从功能上讲，完成CPLD/FPGA的设计流程无需借助任何第三方EDA软件。ISE涵盖的功能有设计输入、综合、仿真、实现以及下载。 设计输入：ISE提供的设计输入工具包括用于HDL代码输入和查看报告的ISE文本编辑器（The ISE Text Editor），用于原理图编辑的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于状态机设计的StateCAD以及用于约束文件编辑的Constraint Editor等。 综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌Mentor Graphics公司的Leonardo Spectrum和Synplicity公司的Synplify，实现无缝链接。 仿真：ISE本身自带了一个具有图形化波形编辑功能的仿真工具HDL Bencher，同时又提供了使用Model Tech公司的Mode