4存储系统机制及存储器接口.ppt

4、Nand Flash操作的校验问题 S3C2440A在写/读操作时，每512字节数据自动产生3字节的ECC奇偶代码(24位)。 24位 ECC 奇偶代码＝18位行奇偶 ＋ 6位列奇偶 ECC产生模块执行以下步骤： 当MCU写数据到Nand时，ECC产生模块生成ECC代码。 当MCU从Nand读数据时，ECC产生模块生成ECC代码同时用户程序将它与先前写入时产 生的ECC代码比较。 本图片来源： /special_column/techarticle/TECHDATA/aet/200112/2.htm est Access Port控制JTAG扫描链的逻辑，一条或多条JTAG链可以挂在TAP上，通过TAP引出JTAG接口信号到芯片外面，一般一个芯片内部有多条JTAG链，但是只有一个TAP,即芯片引脚中只有一个统一的JTAG口。 根据HY57V561620的芯片手册及S3C2440A的HCLK频率（100M）， 配置REFEN为“1”， TREFMD为“0”， Trp为“0”， Tsrc为“10”， Refresh Counter= 2048+1-15.6*100=489 Bank6/Bank7地址分布 Bank6和Bank7上的存储器大小必须相同 S3C2410的存储器配置 二、存储器接口设计方法 （1）SROM型存储器接口设计方法 SROM型存储器，是SRAM型存储器、EPROM型存储器、NOR Flash型存储器的统称。 上述3类存储器芯片与微处理器之间的接口电路设计方法是相似的。 SROM型存储器接口的信号线一般有： （1）片选信号线CE。 （2）读/写控制信号线。 （3）若干根地址线。 （4）若干根数据线。 接口电路原理框图如右图所示。 与1片16位16M的SDRAM的连接方法 与2片16位16M的SDRAM的连接方法 HY57V561620的结构 HY57V561620存储容量为4M×4bank×16位（32M字节），工作电压为3.3V，常见封装为54脚TSOP，支持自动刷新（Auto-Refresh）和自刷新（Self-Refresh），16位数据宽度 * 10.2.2 HY57V561620的结构 引脚 名称 CLK 时钟 CKE 时钟使能 /CS 片选 BA0,BA1 组地址选择 A12～A0 地址总线 /RAS 行地址锁 /CAS 存列地址锁 /WE 存写使能 LDQM，UDQM数据I/O屏蔽 DQ15～DQ0 数据总线 VDD/VSS 电源/地 VDDQ/VSSQ电源/地 NC 未连接 * 二、存储器的控制寄存器 内存控制器为访问外部存储空间提供存储器控制信号， S3C2440存储器控制器共有13个寄存器。 寄存器 地 址 功 能 操作 复位值 BWSCON 0总线宽度和等待控制 读/写 0x0 BANKCON0 0BANK0控制 读/写 0x0700 BANKCON1 0BANK1控制 读/写 0x0700 BANKCON2 0x4800000C BANK2控制 读/写 0x0700 BANKCON3 0BANK3控制 读/写 0x0700 BANKCON4 0BANK4控制 读/写 0x0700 BANKCON5 0BANK5控制 读/写 0x0700 BANKCON6 0x4800001C BANK6控制 读/写 0x18008 BANKCON7 0BANK7控制 读/写 0x18008 REFRESH 0SDRAM刷新控制 读/写 0xAC0000 BANKSIZE 0可变的组大小设置 读/写 0x0 MRSRB6 0x4800002C BANK6模式设置 读/写 xxx MRSRB7 0BANK7模式设置 读/写 xxx 第9次到 此此 1、总线宽度和等待控制寄存器 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ST7 WS7 DW7 ST6 WS6 DW6 ST5 WS5 DW5 ST4 WS4 DW4 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ST3 WS3 DW3 ST2 WS2 DW2 ST1 WS1 DW1 X DW0 X STn：控制存储器组n的UB/LB引脚输出信号。 1：使UB/LB与nBE[3：0]相连； 0：使UB/LB与nWBE[3：0]相连 WSn：使用/禁用存储器组n的WAIT状态 1：使能W