VLSI测试及可测性设计方法3.ppt

  1. 1、本文档共29页,可阅读全部内容。
  2. 2、有哪些信誉好的足球投注网站(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
VLSI测试及可测性设计方法3ppt整理

第 三 章 时 序 电 路 的 测 试 第一节 时序电路的功能验证测试 系统的功能核实序列一般应包括下述几种序列: 同步序列XS (synchronizing sequence):同步序列是将系统从任意状态转移到同一个已知末态的序列。但并非每个系统都存在同步序列。 引导序列XH (homing sequence):可以使系统从一个未知状态“引导”到某些已知的末态(可根据不同的响应序列来判定末态,的输入序列。 区分序列XD(distinquishing sequence):能够根据不同的响应序列(输出序列)来区分系统的初态和末态的输入序列叫做区分序列。区分序列也不是每个系统都存在的。 1.同步序列的求法 以系统的状态集合为树根,根据不同输入激励向下分支,得到响应状态的集合,并作如下处理: (1) 相同的状态合并成一项。 (2) 若新的状态集合与以前出现过的集合相同,则停止向下分支,并对该状态集标记“.” (3) 若新的状态集合仅含有一个元素,则停止操作,并对该状态标记“。”。 (4)其它情况则继续向下分支。 举 例 2.引导序列的求法 任何系统的引导序列总是存在的(同步序列不一定存在)。 以系统的状态集为树根,根据不同的输入向下分支,得 到相应的次态集合和输出,并作如下处理: (1) 根据不同的输出响应,将次态集分割成次态子集。 (2) 若新的次态子集的集合与以前出现过的子集的集合相 同,则停止向下分支,并将该状态标记“·”。 (3) 若每个次态子集中的元素均相同,则停止向下分支,并将此状态标记“*”。 (4) 若每个次态子集中都只有一个元素(这实际上是(3)的一种特例),则停止向下分支,并将此状态标记“。”。 (5) 其它情况,即至少有一个子集中含有不同的元素,且该子集的集合以前没有出现过,则继续向下分支。注意在继续分支时,子集只能向更小的子集作分割,而不能作任何合并的操作。 举 例 3.区分序列的求法 (实际是上引导序列的特殊情况) 求区分序列的过程和求引导序列基本相同,其中每一个从树根开始到标记“。”的输入序列都是区分序列。显见每个区分序列也必然是一个引导序列。 区分序列和引导序列的不同之处在于:在施加引导序列时,可以根据不同的响应序列来确定系统的引导态,而区分序列不仅可以从不同的响应序列来确定它的末态,而且可以确定不同的初态。 举 例 上例中输入序列11和101就是两个区分序列。在施加序列11时,如果输出序列是00,则知系统初态为A,末态为C;如果输出序列是01,则知系统初态为B,末态为D;如果输出序列为10,则知系统初态为D,末态为C;如果输出序列为11,则知系统初态为C,末态为B。在施加区分序列101时,也可以根据不同的输出序列,确定系统的初态和末态: 输出为000,则初态为A,末态为B; 输出为001,则初态为B,末态为D; 输出为111,则初态为C,末态为B; 输出为100,则初态为D,末态为B. 有的系统不存在区分序列举例 同步时序电路的功能核实序列 同步时序电路的功能核实序列一般应包括下述三种序列: (1) 利用同步序列把系统从未知的初态同步到一个唯一的同步状态。如果系统不存在同步序列,则可以先施加引导序列,根据响应序列确定系统的引导状态后,再用不同的过渡序列,把系统引导到唯一状态。因为任何系统都存在引导序列,因此这一步总是可以做到的。, (2) 利用区分序列来核实系统状态集中的各种状态。如果系统不存在区分序列,则应考虑使用引导序列来实施,但有时步骤比较长。 (3) 核实状态转换功能的核实序列,这个序列中也要用到区分序列。 举 例 第二节 同步时序电路的测试生成 时序电路测试生成的基本思想 将时序电路先转换成组合电路,然后应用组合电路的测试生成方法和理论进行测试生成。 时序电路本身的一些特殊问题 时序电路的初态问题 时序电路测试生成的时限问题 时序电路的故障模型和故障传输问题 等等 同步时序电路的测试生成 时序电路测试生成本质 当把t=0,1,…,n时的n+1时段模型首尾相连,得到一个重复的组合逻辑阵列,即把时段分割变成了空间的分割,而每一个分割都是组合电路,因此可以把一个时序电路转换成了组合电路。 本页后的内容仅供同学参考 (不考) 1.时序电路的初态 时序电路中储存元件的初态往往是未知的,在有的电路中所有的时序元件有总清线,可以使所有存储元件全部复位。在没有设置总清线的场合,就应该首先寻找一个测试序列,把电路状态引导到一个确定的状态(这个过程叫做自置初态),或者直接寻找

文档评论(0)

zyzsaa + 关注
实名认证
内容提供者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档