VLSI测试及可测性设计方法4.ppt

第 四 章 可 测 性 设 计 容易测试的电路的含义 测试生成、施加和分析应在预定的成本和时间内完成。 在满足测试覆盖率的条件下测试图形的长度应尽可能短。 可 测 性 定 义 Bennetts于1984年提出： “A digital IC is testable if test patterns can be generated, applied, and evaluated in such a way as to satisfy predefined cost budget and time scale.” 可测性概念包括两方面内容 电路内的故障是否可以用有限的测试图形来检测或定位。 故障效应观察的难易程度，也就是说检测故障所需的测试图形的长度和生成时间、施加时间长短的问题。 可测性设计的两种基本策略 为了获得最大的可测性而不惜成本地进行设计。 采取一些切实有效的方法，增加少量或有限的硬件开销来提高系统和电路的可测性。 可测性设计可分为两大类 专项设计（Ad Hoc Design）： 安功能基本要求设计系统和电路，采取一些比较简单易行的措施，使它们的可测性得到提高。 结构设计（Structured Design）： 根据可测性设计的一般规则和基本模式来进行电路的功能设计。 这两种方法的指导思想来源于上述两种不同的基本策略。 第 一 节 特 定 测 试 法 ( Ad Hoc ) Ad-Hoc常用的三种方法 在电路的某些“关键点”增加测试点 把电路划分为功能块的形式（又称：“规划技术”） 建立“测试总线” 1.可 测 性 分 析 （增加测试点） 可 控 性 值 的 估 计 举 例 可 观 性 值 的 估 计 定义5.3 为把节点N的信息传播到原始输出，所需最少的组合逻辑值赋值次数叫做节点N的组合可观性值，用CO (N）表示。 定义5.4 为把节点N的信息传播到原始输出，所需最少的时序逻辑赋值次数叫做节点N的时序可观性值，用SO (N）表示。 举 例 计算可控性值的流程图 计算可观性值的流程图 应 用 举 例（此例和后一页仅供同学参考） 插 入 观 察 点 插 入 控 制 点 2.电 路 分 块 划 分 分 块 依 据 以功能模块如ALU操作单元、控制单元来进行划分。 以时序逻辑、开关网络进行划分，这些单元可以组成一个系统。 根据逻辑结构进行划分。 划分方法的一般规则是采用多路转换器和通道系统，每个部分测量的细节依赖于这个部分的逻辑功能及相应的单元实现情况。 电路分块的三点实施措施 分块后，可将一些控制点和观察点引出。 在各块之间利用选通信号来构成通路。 总线结构可以很方便地控制各模块之间的信号沟通，因总线具有处高阻状态的第三态，很容易使若干模块相互隔离和分块。 此页后两页例仅供同学参考 第二节 结构可测性设计方法 LSSD技术设计的电路结构示意图 第三节 扫 描 测 试 （Scan Test） 扫描设计的主要思路 将电路中的组合元件与时序元件隔离开来，其中组合电路可以用组合电路的测试方法来测试，而其中的时序电路是串接成移位寄存器形式，以便把测试信号移入时序元件内，也便于将时序元件的状态移出来，使之得以观察。 Scan Design总体框图 主 要 测 试 步 骤 (1)将电路置成扫描测试状态，利用扫描时钟（系统时钟）和扫描信号输入使移位寄存器置成全0和全1的状态，以检查每个触发器是否有两种稳定状态；然后用输入序检查每个触发器翻转功能等。 (2)检查组合电路N和存储元件之间的连接关系。可以先在“测试”状态下用测试号（扫描信号输入）把时序元件置成某个状态，并在组合电路N的原始输入端PI输入必要的测试矢量；然后把电路置成“正常”方式，把N的输出信号送入时序元件；最后又返回 “测试”状态，利用扫描方式，在原始输出端PO处观察响应（也可以在扫描的串行输出端 观察），以判定连接电路是否有故障。 主 要 测 试 步 骤（续） (3）组合电路N的测试 在测试组合电路N时，它的测试激励来自原始输入端PI和时序元件Yi的输出端，显见PI端的信号可直接施加，而Yi的状态需要从“扫描输入”端逐位移入。N的输出也有两部分，一部分是直接可观察到的原始输出端PO，另一部分送到时序元件Yi的输入端，这部分信号的观察要分两步操作：第一步是