3时序逻辑电路.ppt

2、扭环形计数器 结构特点 状态图 即将FFn-1的输出Qn-1接到FF0的输入端D0。 能自启动的4位扭环形计数器 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 ······ 5.3.2 计数器 一、 二进制计数器 1、二进制同步计数器 3位二进制同步加法计数器 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 状态图 输出方程： 时钟方程： 时序图 FF0每输入一个时钟脉冲翻转一次 FF1在Q0=1时，在下一个CP触发沿到来时翻转。 FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。 电路图 由于没有无效状态，电路能自启动。 推广到n位二进制同步加法计数器 驱动方程 输出方程 3位二进制同步减法计数器 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 状态图 输出方程： 时钟方程： 时序图 FF0每输入一个时钟脉冲翻转一次 FF1在Q0=0时，在下一个CP触发沿到来时翻转。 FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。 电路图 由于没有无效状态，电路能自启动。 推广到n位二进制同步减法计数器 驱动方程 输出方程 3位二进制同步可逆计数器 设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D ＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。 输出方程 电路图 4位集成二进制同步加法计数器74LS161/163 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。 ④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 作业： P398页 3.2 3.6 3.11 3.12 3.16 3.18 3.21 并行输入时什么意思？ * 3.3 时序逻辑电路 3.3.1 概述  时序逻辑电路简称时序电路， 是数字系统中非常重要的 一类逻辑电路。 常见的时序逻辑电路有计数器、寄存器和序 号发生器等。所谓时序逻辑电路是指电路此刻的输出不仅与电 路此刻的输入组合有关, 还与前一时刻的输出状态有关。 它是由门电路和记忆元件或反馈支路共同构成的。 1、时序电路的特点 时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。 2、时序电路逻辑功能的表示方法 时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。 逻辑表达式有： 输出方程 状态方程 激励方程 3、时序电路的分类 根据时钟分类 同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。 异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。 电路图 时钟方程、驱动方程和输出方程 状态方程 状态图、状态表或时序图 判断电路逻辑功能 1 2 3 5 时序电路的分析步骤： 计算 4 时序逻辑电路的分析方法 例 时钟方程： 输出方程： 同步时序电路的时钟方程可省去不写。 驱动方程： 写方程式 1 求状态方程 JK触发器的特征方程： 将各触发器的驱动方程代入，即得电路的状态方程： 2 计算、列状态表 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 0 0 1 1 0 0 3 画状态图、时序图 状态图 4 电路功能 时序图 在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是