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第6章 时序逻辑电路 一、时序逻辑电路的特点 1.功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出 二、时序电路的一般结构形式与功能描述方法 可以用三个方程组来描述： 6.1 概述 74LS194A：左/右移/并行输入/保持/异步置零等功能 同步二进制计数器 ①同步二进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： ②同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： ③同步加减计数器 a.单时钟方式 加/减脉冲用同一输入端， 由加/减控制线的高低电平决定加/减 器件实例：74LS191（用T触发器） b.双时钟方式 器件实例：74LS193（采用T’触发器，即T=1） 同步十进制计数器 ①加法计数器 基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。 器件实例：74 160 ②减法计数器 基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。 原理： 在4位二进制异步加法计数器上修改而成， 要跳过 1010—1111这六个状态 二－五－十进制异步计数器74LS290 计数 1 1 1 1 保持（C=0） 0 X 1 1 X 保持（包括C） 1 0 1 1 X 预置数（同步） X X 0 1 置 0（异步） X X X 0 X 工作状态 6.3 若干常用的时序逻辑电路 6.3 若干常用的时序逻辑电路 能自启动 6.3 若干常用的时序逻辑电路 6.3 若干常用的时序逻辑电路 同步十进制可逆计数器也有单时钟和双时钟两种结构形式。属于单时钟的有74LS190、168等，属于双时钟的有74LS192等。 74LS190与74LS191逻辑图和功能表均相同； 74LS192与74LS193逻辑图和功能表均相同。 6.3 若干常用的时序逻辑电路 ③十进制可逆计数器 电路只用到0000~1001的十个状态 二、异步计数器 1、异步二进制计数器 3位异步二进制加法计数器 6.3 若干常用的时序逻辑电路 异步二进制加法计数器在末位+1时，从低位到高位逐位进位方式工作。 原则：每1位从“1”变“0时，向高位发出进位，高位翻转 触发器为下降沿触发，Q0接CLK1,Q1接CLK2。若上升沿触发，则应 Q0′接CLK1,Q1′接CLK2。 6.3 若干常用的时序逻辑电路 6.3 若干常用的时序逻辑电路 3位异步二进制减法计数器 触发器为下降沿触发， 接CLK1, 接CLK2。 若上升沿触发，则应 接CLK1, 接CLK2。 在末位-1时，从低位到高位逐位借位方式工作。 原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转。 6.3 若干常用的时序逻辑电路 1 2 3 4 5 6 7 8 9 10 J=0 J=1 J=0 J=K=1 J=1 J=0 2、异步十进制计数器 6.3 若干常用的时序逻辑电路 异步二－五－十进制计数器74LS290 置0端 置9端 6.3 若干常用的时序逻辑电路 若计数脉冲由CLK0端输入，输出由Q0端引出，即得到二进制计数器；若计数脉冲由CLK1端输入，输出由Q1～Q3引出，即是五进制计数器；若将CLK1与Q0相连，同时以CLK0为输入端，输出由Q0~Q3引出，则得到8421码十进制计数器。 74LS290功能表 6.3 若干常用的时序逻辑电路 缺点：（1）工作频率较低； （2）在电路状态译码时存在竞争－冒险现象。 异步计数器特点 优点：结构简单 6.3 若干常用的时序逻辑电路 三、任意进制计数器的构成方法 利用现有的N进制计数器构成任意进制（M）计数器时，如果MN，则只需一片N进制计数器；如果MN，则要多片N进制计数器。 实现方法 置零法（复位法） 置数法（置位法） 6.3 若干常用的时序逻辑电路 置零法：适用于有清零输入端的集成计数器。原理是不管输出处于哪一状态，只要在清零输入端加一有效电平电压，输出会立即从那个状态回到0000状态，清零信号消失后，计数器又可以从0000开始重新计数。 6.3 若干常用的