微电子技术新进展.ppt

双极晶体管设计 设计一（单学号） 中功率开关晶体管设计 重点考虑开关特性和频率特性 中功率开关晶体管设计指标 VCC=25V，VBB=1.5V，RL=50 W RB=100 W ，脉冲幅度7.5V， 脉冲宽度1.5ms，脉冲重复频率1.5KHZ，开关时间： ton=50ns，toff=100ns Icm=800mA，Pcm=700mW，fT=100MHZ BVCBO=60V，VSUS=45V(集电极维持电压) b DC 20(VCE=1V，IC=500mA) 设计二（双学号） 高频大功率晶体管 重点考虑功率特性和高频特性 高频大功率晶体管设计指标 工作频率：f ≥400MHz 交流输出功率： P0 = 5w （ f =400MHz） 交流功率增益： Kp 5db （ f =400MHz） 工作电压：VCC= 28V 工作效率：甲类工作状态，η=40％ 1、分析主要参数的决定因素 2、选定图形结构 3、确定纵向结构参数 4、确定横向结构参数 5、验算参数是否满足要求 6、确定器件结构及工艺版图 设计步骤（设计报告要求内容） * * * * * * * * * * * * * * 高勇 * * 开关晶体管 工作在饱和区，截止区，有源放大区只是过渡区；在满足fT和β要求下，要改善电流特性，提高开关速度；处理开关时间，饱和压降和功率之间的关系；开关时间要求fT大，Ce、Cc（发射结、集电结电容）小；AC （集电结面积）上限由开关时间定，下限由热阻决定；缩小面积与增大电流容量相矛盾，由选择合适的图形结构及电阻率等参数来调节； 开关时间中存贮时间ts影响很大，延迟时间，上升时间，下降时间可由缩小面积，提高fT满足要求．但ts不够，如减小外延层厚度还不能达到要求，一般要采用掺金工艺，降低少子寿命； 掺金在集电区引入复合中心，降低集电区少子寿命，使存贮时间减小，满足高速开关需要，但复合中心又使反向漏电流增加，β下降，同时使Ｔ的大电流特性也变坏；在减小外延层厚度和降低外延层电阻率能够满足ts要求的情况下不采用掺金工艺。 微电子技术面临的挑战和关键技术 （1）继续增大晶圆尺寸 （2）Sub-100nm光刻技术 （3）互连线技术 （4）新器件结构与新材料 INCREASE OF WAFER DIAMETER COMPARISON OF PRODUCTION COSTS(Cu/Low-K 65 nm) 第一个关键技术：Sub-100nm光刻 193nm（immersion) 光刻技术成为 Sub-100nm(90nm-32/22nm)工艺的功臣 新的一代曝光技术？ ·传统的铝互联（电导率低、易加工） ·铜互连首先在0.25/0.18μm技术中使用 ·在0.13μm以后，铜互连与低介电常数绝缘材料共同使用（预测可缩到20nm） ·高速铜质接头和新型低-k介质材料,探索碳纳米管等替代材料 第二个关键技术：多层互连技术 器件内部延迟 2厘米连线延迟 （bottom layer） 2厘米连线延迟 （top layer） 2厘米连线延迟约束 器件及互连线延迟 0 0.5 1 1.5 2 2.5 3 3.5 4 1997 1999 2001 2003 2006 2009 延迟值(ns) 互连技术与器件特征尺寸的缩小 新型器件结构-高性能、低功耗晶体管 FinFET Nano Electronic Device 新型材料体系 SOI材料 应变硅 高K介质 金属栅电极 第三个关键技术:新器件与新材料  Challenges to CMOS Device Scaling Electrostatics ? Double Gate - Retain gate control over channel - Minimize OFF-state drain-source leakage Transport ? High Mobility Channel - High mobility/injection velocity - High drive current for low intrinsic delay Parasitics ? Schottky S/D - Reduced extrinsic resistance 4. Gate leakage ? High-K Dielectrics - Reduced power consumption 5. Gate depletion ? Metal Gate 1 2 3 BULK 4 5 Si CMOS is expect