【2017年整理】EDA技术实验.doc

实验项目一： Quartus II 9.0软件的使用 1.实验目的 本实验为验证性实验，其目的是熟悉Quartus II 9.0软件的使用，学会利用Quartus II 9.0软件来完成整个EDA开发的流程。 2.实验内容（原理） 利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。 Quartus II是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。 3.实验所需仪器设备（或软件）、实验材料 实验的硬件环境是：微机一台、GW48 EDA实验开发系统一套、电源线一根、十芯JTAG口线一根、USB下载线一根、USB下载器一个 实验的软件环境是：Quartus II 9.0软件 4.实验步骤（基本要求） 利用Quartus II 9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。 利用Quartus II 9.0软件实现引脚锁定和编译文件下载。 利用Quartus II 9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。 工程的创建： ——New Project Wizard…出现新建建新工程导对话框，择NEXT之后择工程存放的路径，并建一个新文件夹写工程的名字顶程实体名认和工程名一样，自动填充）片任选一个，——New——Block Diagram/Schematic File，之后保存File——save as 默认的顶层实体名保存。 原理图编辑界面双击，出件选对窗品，在NAME下别输入and2XOR、，查找与门和异或门以及或门，按下面的连接方式，接成全加器并放输入和输出端口，分别分名为B、SO、CO。 译——Start Compliation，或直接击件上方的编译图标没有误的话击PROCESSing——Generate Simulation Netlist。 File——New——Vectorform File并保存。仿真文件一个一空白栏处右键，——Insert Node or Bus…——Node Finder…点击List，将所有引脚出，将左栏内的引脚全部加右边并点击OK入口。 用个工具编辑A、B状态，置输入的种可能组合：。 ——Settings…设置仿真类型为功能仿真，后——Start Simulation或采用件上方的快捷图标 终的仿真结果如下图所示 引脚的绑定：出引脚列表，LOCAtion列表下，将引脚绑到对应的编号。 下载程序。Trogrammer。弹下载对话框置好下载的硬方式，点击START开始下载程序。 图为半加器的电路原理图和被加的数据端口，o是和值的数据输出；o则是数据的输出端口,o=A⊕B，Co=AB。 实验项目二：用原理图输入方法设计4位全加器 1.实验目的 本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的原理图输入方法、 层次化设计的方法等内容。其目的是通过一个4位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2.实验内容（原理） 1在实验基础上，半加器计成全加器，再利用4全加器构成一个4的加法器4位加法器 新建一个件夹、新建一个工程并将工程名保存为F_adder4一个理图文件保存F_adder4，这个文件是最终的顶层实体。用设计最终的全加器。 件一个原理图文件，存为H_设为顶层实体Project——Set as Top_level Entity）按实验一理图连接，并译仿真，并成成原理图符号File——Creat/Update——Creat Symbol Files for Current File），于调用接成全加器。 建一个理图文件，并调用半加器上一部生成的半加器在Project录下）和门，组成全器。 连接好的全加器如图所示，样要再加上三个输入端命为AB、Ci个输出端So和Co，再生成原理图符号，便于设计加法器时的调用。 把F_adder4设为顶层实体，并调用4全加器连成4法器。次低位的Co到高位加法器的Ci将置输入端口和输出端口分别接到对应的端口，个输入A和输入端口B分别命名为A[0]A[1]、A[2]、A[3]和B[0]、B[1]、B[2]、B[3]。输的4S命名为S[0]S[1]、S[2]、S[3]，要注意高低位的顺序，还有将进位输命为Ci进位输出命名为Co 设置仿真输出，用标设计和B数据为计数方式，数据格式设为无符号十进制，置分为高电平部分为低电平。后开始仿真 设置好A、B和Ci入数据， 仿真的最