第6章存储器接口-10gai.ppt

微机接口与通讯(第6章） 信息工程学院 电子信息工程教研室 第六章 存储器接口 6.1 半导体存储器 6.1 半导体存储器（续） 6.2 存储器接口技术 6.2 存储器接口技术（续） 6.2 存储器接口技术（续） 6.2 存储器接口技术（续） 6.2 存储器接口技术（续） * * * * 本章内容 6.1 半导体存储器 6.2 存储器接口技术 6.3 主存储器接口 6.4 高速缓冲存储器接口 本章首页 半导体存储器 存储器系统：容量大、速度快、成本低 分级结构：高速缓冲存储器(Cache)、主存储器(MM)、辅助存储器(外存储器) 中央处理器 快存 外存 主存 存储器的分级结构 内存 主机 速度快、容量小 速度慢、容量大 按制造工艺分 双极型:速度快、集成度低、功耗大、成本高 MOS型:集成度高、功耗小、成本低 按存取方式分 随机存取存储器(RAM):易失性 只读存储器(ROM):非易失性 静态(SRAM):双稳电路;速度快 动态(DRAM):靠电容存储,刷新;集成度高、功耗和价格低 掩模ROM:用户不可写入 可编程PROM:用户可写入一次 用紫外线擦除的、可编程EPROM:可多次写入;紫外线擦除 电擦除的、可编程E2PROM:可多次写入;电擦除 本章首页 半导体存储器的主要性能指标 存储容量:能存储二进制数码的数量,即存储元的个数;m?n,1K?4, 8KB 存取时间(读写周期):从启动一次存储器操作到完成该操作所经历的时间 功耗:每个存储元消耗功率的大小;μw/位、mw/位 可靠性:对电磁场及温度变化等的抗干扰能力,无故障时间:数千小时 存储芯片的组成 地址译码器 数据缓冲器 存储矩阵 控制逻辑 n位地址 2n-1 0 1 … … 0 1 m m位数据 … R/W CS 地址译码器:接收n位地址，产生2n个选择信号 控制逻辑电路:接收片选、读写信号，控制传送 数据缓冲器:数据中转 存储体:主体，由存储元按规律排列 字结构 位结构 本章首页 存储器接口应考虑的问题 1）与CPU的时序配合 慢速存储器:产生“等待申请”,插入等待周期 8086系统总线周期 T1:发出地址 T2：发读写命令 T3:传送数据,前沿检测READY T4：结束操作 产生等待申请的条件:IO/M、RD/WR、地址译码 等待周期个数控制:READY=0的时间;触发器级数 RDY＝Q1 Q2 CLK T1 T2 T3 TW T4 IO/M D2=Q1 Q1 Q2 READY (8284输出) C D1 Q1 Q1 C D2 Q2 Q2 IO/M RDY 送往8284 CLK 插入1个TW的情况 C D1 Q1 Q1 C D2 Q2 Q2 IO/M RDY 送往8284 CLK 插入2个TW(多加1级缓冲器) C D3 Q3 Q3 RDY＝Q1 Q3 CLK T1 T2 T3 TW TW IO/M D2=Q1 Q1 D3=Q2 READY (8284输出) TW中操作同T3 T4 Q3 本章首页 2）CPU总线负载能力 小型系统:直接相连 较大系统:加缓冲器或驱动器 3）存储芯片的选用 芯片类型 Cache:双极型RAM或高速MOS静态RAM RAM 小容量(64KB内):SRAM 大容量:DRAM ROM:EPROM、E2PROM MM 芯片型号 原则:满足容量要求情况下,尽量选用容量大、集成度高的 减轻负载 降低成本 减小电路板面积 1 1 1 6264(8K?8) 4?1=4 4?1=4 4 6116(2K?8) 8?1=8 8?2=16 16 2114(1K?4) DB的负载 AB的负载 芯片数量 芯片型号 构成8KB 存储器地址译码方法(8位机为例) 1）片选控制的译码方法 线选法:1根高位地址选中1个芯片 A12 (1) 4KB CS (2) 4KB CS (3) 4KB CS 1 1 1 A13 A14 A0～11 用4KB构成12KB 优点:简单 缺点:地址重叠、地址空间不连续 A12=1,选中(1);A13=1,选中(2);A14=1,选中(3) 用于 小容量 缺点:同线选法 本章首页 部分译码法:高位地址中的部分参与译码 全译码法:所有高位地址译出全部地址空间 用4KB构成32KB 地址连续 与单元一一对应 (1) 4KB CS (2) 4KB CS (16) 4KB CS A0～11 4-16 译码器 A12～15 … Y0 Y1 Y15 … (1) 4KB CS (2) 4KB CS (8) 4KB CS A0～11 4-16 译码器 A12～14 … Y0 Y1 Y7 … A15 (不参与译