东北大学EDA数字系统设计课件第二节改.ppt

2. 循环语句 For语句 Forever 语句 Repeat 语句 module chapter2_20(a,b,c,d,f); input A,B,C,D; output F; wire w1,w2; assign w1=AB; assign w2=~(CD); assign F=w1|w2; endmodule 设计实现 module chapter2_20n1(a,b,c,d,f); input a,b,c,d; output f; assign f=ab|~(cd); endmodule 2.5.1 结构描述方式 2.5 结构描述 概念 通过调用逻辑元件、描述它们之间的连接来建立逻辑电路的VerilogHDL模型。 逻辑元件—VerilogHDL内置逻辑门、自主开发的已有模块、商业IP模块。 狭义理解即如何将传统意义上的“逻辑原理图”转换为VerilogHDL的描述。 方式 开关级结构描述 门级结构描述 模块级结构描述 1.MOS开关 verilog内置了6种MOS开关: pmos ，nmos ， rnmos ， rpmos ，rcmos ，cmos . pmos、nmos、rnmos和rpmos三端口MOS开关，包括一个数据输出端、一个数据输入端和一个控制信号端。语法形式如下： cmos和rcmos（cmos的高阻态版本）有4个端口：一个数据输出端，一个数据输入端和两个控制信号输入端。其 语法形式如下： 2.5.2 开关级建模 mos_type [instance] (OutputA, InputB, ControlC); mos_type [instance ] (OutputA, InputB, NControl, PControl); 2.双向开关 verilog内置了6种双向开关：tran , rtran , tranif0 ,rtranif0 , tranif1 , rtranif1 . tran和rtran是不能关断的，始终处于打开状态，数据可以在两个端口之间自由流动。其语法格式如下： tranif0, rtranif0 , tranif1和rtranif1是双向开关，其语法如下： （r）tran [instance] (SignalA, SignalB); bidirdection_type[instance] (SignalA, SignalB, ControlC); 2.5.3 门级建模 门级结构描述 利用VerilogHDL内置的基本门级元件以及它们之间的连接来构筑逻辑电路的模型。 “基本门级元件”是一种特殊的模块，由VerilogHDL 语言本身提供，不需要用户定义。 类型 关键字 元件模型 多输入门 and, nand, or, nor, xor, nor 门级元件名 (输出, 输入1, 输入2 , ……, 输入n) 多输出门 缓冲器：buf，非门：not 门级元件名 (输出1, 输出2, ……, 输出n, 输入 ) 三态门 高电平使能缓冲器: bufif1 低电平使能缓冲器: bufif0高电平使能非门: notif1 低电平使能非门: notif0 元件名 (数据输出 ，数据输入，控制输入) VerilogHDL 内置基本门元件 基本门元件的调用 实例化格式 门级元件名 实例名 (端口连接表) 也可以对同一个基本门级元件进行多次调用，其调用格式 门级元件名 实例名1 (端口连接表1) ， 实例名2 (端口连接表2) ， …… 实例名n (端口连接表n) ； 门级结构描述模块的基本结构 module 模块名（端口列表）; //端口定义 input 输入端口 output 输出端口 //数据类型说明 wire //门级建模描述 and u1 (输出，输入1，…输入n) not u2 (输出1，…输出n，输入) bufif1 u3 (输出，输入，控制) … endmodule module full_adder (cout, sout, a, b, cin)； output cout, sout; input a, b, cin; wire w1, w2, w3 ; and A1 ( w1, a, b ) ， A2 ( w2, b, cin) ， A3 ( w3, a, cin) ； or OR1 ( cout, w1, w2, w3 )； xor XOR1 ( sout, a, b, cin)； endmodule 本章内容小结 数据类型 运算符 行为描述 数据流描述 结构描述 数据类型 物理型： 抽象型： integer real Time Event parameter net型（wire） reg型 运算符 算术运算符 位运算符 逻辑运算