汇编语言与接口技术(第五章).pptVIP

1.指令周期、总线周期和T状态 计算机是在程序控制下工作的，每条指令的执行，都要经过取指，译码，执行三个阶段，这些操作都是在时钟脉冲CLK的统一控制下一步一步进行的，它们都需要一定的时间 5.2.3 8088的时序 T状态→CPU处理动作的最小单位，即一个时钟周期(为系统时钟脉冲的重复周期).如：8088的时钟频率为5MHz，故时钟周期或1个T状态为200ns 指令周期→执行一条指令所需要的时间. 8088中不同指令的指令周期是不等长的.最短2个时钟周期，最长200个时钟周期（如：16位乘除法指令） 总线周期→BIU完成一次访问存储器操作所需要的时间称作一个总线周期。把指令周期划分为一个个总线周期。一个最基本的总线周期由4个时钟周期组成，习惯上称4个状态，即T1,T2,T3,T4状态。只有在CPU和内存或I/O端口之间传递数据以及取指令时，CPU才执行总线周期。 典型的8086/8088总线周期序列： T1状态，将要访问的存储单元或I/O端口的地址送总线上 T2--T4状态，若是写总线周期,则CPU此期间把输出数据送到总线上;若是读总线周期,则CPU在T3到T4期间从总线上输入数据，T2时总线浮空，以使微处理器有个缓冲时间把输出地址的写方式转化为输入数据的读方式。 （1）存储器读周期→由4个T状态组成 存储器读周期和输入周期时序 2.最小组态下的时序 （2）存储器写周期→由4个T状态组成 存储器写周期和输出周期时序 2.最小组态下的时序 （1）存储器读周期→由4个T状态组成 最大组态时存储器读周期时序 3.最大组态下的时序 （2）存储器写周期→由4个T状态组成 最大组态时存储器写周期时序 3.最大组态下的时序 （3）I/O读和I/O写周期→由5个T状态组成 最大组态时I/O读周期和I/O写周期时序 3.最大组态下的时序 5.2 5.1 总线概述 8086/8088的CPU总线与时序 Pentium的CPU总线 第五章 总线 5.3 5.3 Pentium的CPU总线 A31～A3 地址线.双向.低3位地址 A2～A0不对外，用于组合成字节允许信号BE7～BE0 AP 地址的偶校验码输出线 ADS 地址状态信号 A20M A20 以上的地址线屏蔽信号 .与ISA总线兼容的计算机系统中必须有该信号 APCHK 地址校验出错信号. 在读取Cache时，Pentium会对地址进行偶校验，如有错，则该信号输出低电平 5.3.1 地址线及控制信号 D63～DO 数据线 BE7～BE0 分别为8个字节的允许信号 DP7～DP0 奇偶校验信号 PCHK 读校验出错 PEN 奇偶校验允许信号.若该信号输入为低电平，则在读校验出错时处理器会自动作异常处理 5.3.2 数据线及控制信号 D/C 数据／控制信号.高电平→当前总线周期传输的是数据，低电平→当前总线周期传输的是指令 M/IO 存储器/输入输出访问信号.高电平访存，低电平访问I/O端口 W/R 读/写信号.高电平→写操作，低电平→读操作 LOCK 总线封锁信号.低电平有效 BRDY 突发就绪信号 NA 下一个地址有效信号 SCYC 分割周期信号 5.3.3 总线周期控制信号 CACHE Cache控制信号 EADS 外部地址有效信号 KEN Cache允许信号 FLUSH Cache擦除信号 AHOLD 地址保持请求信号 PCD和PWT 片外Cache控制信号 WB/WT 片内 Cache回写／通写选择信号 HIT和HITM Cache命中信号和命中Cache的状态信号 INV 无效请求信号 5.3.4 Cache控制信号 INTR 可屏蔽中断请求信号 NMI 非屏蔽中断请求信号 RESET 系统复位信号 INIT 初始化信号 CLK 系统时钟信号 5.3.5 系统控制信号 HOLD 总线请求信号 HLDA 总线请求响应信号 BREQ 总线周期请求信号 BOFF 强制让出总线信号 5.3.6 总线仲裁信号 BUSCHK 转入异常处理的信号 FERR 浮点运算出错的信号 IGNNE 忽略浮点运算错误的信号 FRCMC和IERR 功能冗余校验信号和冗余校验出错信号 5.3.7 检测与处理信号 SMI 系统管理模式中断请求信号 SMIACT 系统管理模式信号 5.3.8 系统管理模式信号 TCK 测试时钟输入 TDI 测试数据输入 TDO 测试数据输出 TMS 测试方式选择 TRST 测试复位 5.3.9 测试信号 BP3～BP0和PM1～PM0 调试寄