数字集成电路设计与分析.docVIP

问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 什么是亚阈值电流，当减少VT时，VGS =0时的亚阈值电流是增加还是减少？ 什么是速度饱和效应 CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 如何减少门的传输延迟？ P203 CMOS电路中有哪些类型的功耗？ 什么是衬垫偏置效应。 gate-to-channel capacitance CGC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with VDSAT = 0.6 V and k′=100 μA/V2, calculate VT0, γ, λ, 2|φf|, and W / L: 解答: 对于短沟道器件： 在选择公式的时候，首先要确定工作区域，表格中的所有VDS均大于VDSAT，所以不可能工作在线性区域。如果工作在饱和区域则： VT 应该满足 : VGS-VTVDSAT 2-VT0.6 1.4VT 这是不可能的，所以可以假设所有的数据都是工作在速度饱和区域 所以： 由 12 () 所以 1,2,3是在速度饱和区 由 23 由 24 1297/1146=[（2-Vt0）x0.6-o.62/2]/[(2-Vt)x0.6-0.62/2] Vt=0.587V 由 2 5 Vt=0.691V 这两个值都满足 Vt1.4, 所以表中的数据都是工作的速度饱和状态 由4 5 和 可以计算出 和 得到 W/L=1.5 3-7 Given Table 0.2 ,the goal is to derive the important device parameters from these data points. As the measured transistor is processed in a deep-submciron technology, the‘unified model’ holds. From the material constants, we also could determine that the saturation voltage VDSAT equals -1V. You may also assume that -2ΦF = -0.6V. NOTE: The parameter values on Table 3.3 do NOT hold for this problem. a. Is the measured transistor a PMOS or an NMOS device? Explain your answer. b. Determine the value of VT0. c. Determine γ. d. Determine λ. e. Given the obtained answers, determine for each of the measurements the operation region of the transistor (choose from cutoff, resistive, saturated, and velocity satura