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电子设计自动化教材 (V1.0) 天津大学精仪学院 李杏华 2012-9 第一章 Verilog语言的模块的结构 Verilog的基本设计单元是“模块” (module)。每一个模块对应的是硬件电路中的逻辑实体。 因此，每一个模块都有自己独立的功能或结构，以及用于与其他模块之间相互通信的端口。例 如一个模块可是一个简单的门电路，一个计数器，一个存储器，一个计算机系统等。     模块的结构为：  module module_name(in/out port…);  模块内容  endmodule  以关键字module定义本模块的名字，以endmodule作为本模块的结束。 1.1 模块的端口定义 模块的端口声明了模块的输入输出接口。其格式如下： module 模块名(端口1，端口2，端口3，端口4, ………); 注意，要以“;”作为模块说明的结束。 1.2 模块内容 模块的内容包括I/O端说明、内部信号声明、功能定义。 1.2.1 I/O端说明 使用关键字input, output或inout对端进行方向描述，格式如下： 输入端口： input 端口名1，端口名2，………,端口名i; //(共有i个输入口) 输出端口： output 端口名1，端口名2，………,端口名j; //(共有j个输出口) 双向端口：inout 端口名1，端口名2，………,端口名k; //(共有k个输入输出口) I/O说明也可以写在端口声明语句里。其格式如下： module module_name(input port1,input port2,…output port1,output port2… ); 1.2.2 内部信号说明 在模块内用到的和与端口有关的wire 和 reg 变量的声明，如： reg [width-1 : 0] R变量1，R变量2 ……； wire [width-1 : 0] W变量1，W变量2 ……； 1.2.3 功能定义 模块中最重要的部分是逻辑功能定义部分。 1.3 举例说明 module block(a, b, c, d); // 定义了一个block模块,接口有a、b、c、d，如图1-1所示. input a, b; //关键字input定义a, b 是模块的输入 output c, d; //关键字output定义c, d 是模块的输出 assign c= a | b ; //关键字assign将a与b的或运算赋值给c assign d= a b; //关键字assign将a与b的与运算赋值给d endmodule //模块结束   图1‐1            图1‐2  图1-1是模块block的接口图，图1-2是此模块的物理实现。 Verilog是硬件描述语言，虽然在书写格式上与高级语言有很多类似的地方，但是Verilog 针对的是可编程的逻辑硬件电路芯片（FPGA/CPLD），每一条赋值语句都是一硬件电路的实现， 如： assign c=a|b; 产生的是一个或门， assign d = ab; 产生的是一个与门。两个门电路是独立存在于（FPGA/CPLD）芯片中，他们的赋值没有先后执行 的顺序。高级语言（如c语言）针对的是CPU，CPU是在时钟的驱动下一步一步按照顺序执行每一 条语句。 1.4 模块化设计思想 Verilog语言是模块化设计思想，一个系统工程一般是由多个模块组合而成。如图1-3所示， 由一个顶层模块调用多个次级模块