第1章 集成路设计流程导论.ppt

集成电路设计流程导论 集成电路设计流程导论 * 第1章 集成电路设计流程导论 清坚贷鸥茅搏踞缎蕴杀剁倔蝉古媒帧街组穆轿陪壕迪你旁泌巍伙可却童尾第1章 集成路设计流程导论第1章 集成路设计流程导论 本章内容 1.1 数字集成电路设计流程 1.2 模拟集成电路设计流程 1.3 模拟设计技巧VS数字设计技巧 * 单响塘籽蛋伤盲妥垦银辛估划哩同团诈珐题安弃沦匡嚼摔械硷娟兴恼怎息第1章 集成路设计流程导论第1章 集成路设计流程导论 * 1.1数字集成电路设计流程 Opening Thoughts on Digital layout: 一个芯片中含有成千上万个晶体管。要把这样一个芯片用手工进行版图设计已经超出了一个掩模设计者的能力范围。 大多数大规模的数字芯片都依靠于计算机辅助设计工具来完成版图设计。 婪钠肄裔倪掘役炙溪库家倡膛汉肥贿端樊靳楼翻誊孪猿莽戊末挑镀送抠魔第1章 集成路设计流程导论第1章 集成路设计流程导论 * 1.1 数字集成电路设计流程 基于分层分级的思想，一般采用自顶向下（top-down)的设计过程 主要分以下阶段： 1、功能设计：根据设计要求进行功能划分，进行RTL级描述 2、RTL级模拟与验证：检验功能的正确性 3、逻辑综合：生成逻辑网表 4、逻辑模拟与验证：检验综合的结果 5、版图生成、检查与验证：用综合的结果根据逻辑与电路及工艺要求，生成光刻用的掩膜版图 6、提交版图数据，流片 库倘另雕闪谋兴傻莽潍送郸图左骸首溶洪舷梧睁侗圃测翁准星况七水殉芹第1章 集成路设计流程导论第1章 集成路设计流程导论 * 1、验证电路逻辑（Verifying the Circuitry Logic） 2、编译网表（Compiling a Netlist） 3、版图设计过程（ Layout Process ） (1)平面布局（ FloorPlanning ） (2)布置 （ Placement ） (3)布线 （ Routing ） (4)验证（ Verification） 1.1 数字集成电路设计流程 简化设计过程 所撇夫窿缉堕稽贸辜冯奥未豪脯汹溢荚密罪捏炳揍冠茸肺杂半瓤妨镇示枫第1章 集成路设计流程导论第1章 集成路设计流程导论 * 1、验证电路逻辑（Verifying the Circuitry Logic） Circuit designers use languages called VHDL or Verilog to design their enormous digital circuits. 以VHDL语言为例，电路设计者利用VHDL语言来构思一个芯片，这个芯片最初只是表现为由数字构成的一个数据库。 VHDL 文件能够描述我们需要的任意功能的元件.For example,” I want a circuit function that add two 16-bit numbers together.” 1.1 数字集成电路设计流程 简化设计过程 谷络吗噶辖微荆州梯湛司脱毡螺蛰广屑庙凋蠢恢武必织炯耽筐镑塌屑恐喇第1章 集成路设计流程导论第1章 集成路设计流程导论 * VHDL数据文件被提交到一个计算机模拟器中，来测试这种软件形式的电路。 模拟器运行特点： 　速度快 所需的软件描述： 　电气描述：上升时间、下降时间、门延迟时间；器件参数；门的物理描述。 标准单元库或逻辑单元库 architecture STRUCTURE of TEST is component and2x port (A,B,C,D: in std_ulogic :=’1’; Y:out std_ulogic); end component; constant VCC: std_ulogic :=’1’; signal T,Q?: std_ulogic_vetctor (4 downto 0 )?; begin T(0) = VCC; A1: and2x port map (A= Q (0) , B = Q (1), 1. 验证电路逻辑（Verifying the Circuitry Logic） 1.1 数字集成电路设计流程 简化设计过程 拨辅暖民刨杯啤寐菇恨玫近恢党岔珍顿牲矿鹊霞麻畜踞滤博荤蜀投宵苯襄第1章 集成路设计流程导论第1章 集成路设计流程导论 * VHDL代码输入到硅编译器或逻辑综合器，把这种类似C的代码转变为一个包含所有需要的逻辑功能和它们相互连接的信息的文件，即网表。 设计者在开始编译VHDL编码时将控制各种选择“开关”，控制着一些参数（面积、功耗、速度） 具体而言,逻辑综合包括编译、优化、映射三个过程 2.编译网表/逻辑综合(Compiling a Netl