EDA作业.doc

《EDA技术(II)》课程论文 题 目： 基于VHDL的数字频率计设计 学 院： 信息与电气工程学院 电气工程及其自动化 姓 名： 曹家华 182440027 王 媛 182440033 高 琳 185140054 指导教师： 郑 伟 成 绩： 完成日期： 2016 年 7 月 10 日 随着电子技术的发展，当前数字系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。推动该潮流迅猛发展的引擎就是日趋进步和完善的设计技术。目前数字频率计的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下的逐层完成相应的描述、综合、优化、仿真与验证，知道生成器件。上述设计过程除了系统行为和功能描述以外，其余所有的设计过程几乎都可以用计算机来自动地完成，也就是说做到了电子设计自动化（EDA）这样做可以大大地缩短系统的设计周期，以适应当今品种多、批量小的电子市场的需求，提高产品的竞争能力。 1．设计内容 分析数字频率计的功能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。 2．设计原理 频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1s。闸门时间可以根据需要取值，大于或小于1S都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1s作为闸门时间。 3.设计功能 四位十进制数字频率计用四组七段译码显示的数字频率计，其频率测量范围为1Hz～10kHz。采用记忆显示的方法，即在测量过程中不刷新数据，等数据过程结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束，显示时间不少于1秒。 4.频率计方案的设计 ）利用VHDL语言设计频率计 ）Library IEEE; Use IEEE.STD_LOGIC_1164.ALL; Entity CNT10 is Port(CLK:IN STD_LOGIC; --计数时钟信号 ClR:IN STD_LOGIC; --清零信号 ENA:IN STD_LOGIC; --计数使能信号 CQ:OUT INTEGER RANGE 0 TO 15; --4位计数结果输出 CARRY_OUT:OUT STD_LOGIC); --计数进位 End CNT10; ARCHITECTURE ATR OF CNT10 IS SIGNAL CQI:INTEGER RANGE 0 TO 15; BEGIN PROCESS(CLK,CLR,ENA) Begin IF CLR=1THEN CQI=0; --计数异步清零 ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1THEN IF CQI9 THEN CQI=CQI+1; ELSE CQI=0;END IF; --等于9，则计数器清零 END IF; END IF; END PROCESS; PROCESS(CQI) BEGIN IF CQI=9 THEN CARRY_OUT=1; -进位输出 ELSE CARRY_OUT=0;END IF; END PROCESS; CQ=CQI; END ATR;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG16B IS PORT(REG16B:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(15 DOWNTO 0); DOUT:OUT STD_LOGIC