EDA序列检测设计报告.doc

EDA原理及应用 实验报告 题目：序列信号检测器 专业：电子信息工程 班级： 姓名： 学号： 设计题目：序列信号检测器 设计目标： 根据已设定的八位密码，来判断输入，输入与设定的密码完全一致，数码管显示A，否则显示B。 设计原理：（含系统总的原理图） 由一个分频器模块，序列检测模块，一个七段译码管，一个LED灯，两个独立按键连接而成。 RTL状态图 设计内容：（含状态转换图、软件流程图、说明文字等，每单独模块的图标和VHDL程序；最后为总体程序框图） 分频器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS PORT(CLK:IN STD_LOGIC; --D:IN STD_LOGIC_VECTOR(3 DOWNTO 0); FOUT:OUT STD_LOGIC); END; ARCHITECTURE one OF DVF IS SIGNAL FULL:STD_LOGIC; BEGIN P_REG:PROCESS(CLK) VARIABLE CNT8:INTEGER RANGEDOWNTO 0; BEGIN IF CLKEVENT AND CLK=1 THEN IF CNT8THEN CNT8:=0; FULL=1; ELSE CNT8:=CNT8+1; FULL=0; END IF; END IF; END PROCESS P_REG; P_DIV:PROCESS(FULL) VARIABLE CNT2:STD_LOGIC; BEGIN IF FULLEVENT AND FULL=1 THEN CNT2:=NOT CNT2; IF CNT2=1 THEN FOUT=1;ELSE FOUT=0; END IF; END IF; END PROCESS P_DIV; END; 说明：采用的是48M时钟输入，作为序列检测的时钟信号。 序列检测 library ieee; use ieee.std_logic_1164.all; Entity SCHK IS PORT( DIN,CLK,CLR:IN STD_LOGIC; AB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END; ARCHITECTURE BEHAV OF SCHK IS SIGNAL Q:INTEGER RANGE 0 TO 8; SIGNAL D:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN D PROCESS(CLK,CLR) BEGIN IF CLR=0 THEN Q=0; ELSIF CLKEVENT AND CLK=1 THEN CASE Q IS WHEN 0=IF DIN=D(7) THEN Q=1 ;ELSE Q=0;END IF; WHEN 1=IF DIN=D(6) THEN Q=2 ;ELSE Q=0;END IF; WHEN 2=IF DIN=D(5) THEN Q=3 ;ELSE Q=0;END IF; WHEN 3=IF DIN=D(4) THEN Q=4 ;ELSE Q=0;END IF; WHEN 4=IF DIN=D(3) THEN Q=5 ;ELSE Q=0;END IF; WHEN 5=IF DIN=D(2) THEN Q=6 ;ELSE Q=0;END IF; WHEN 6=IF DIN=D(1) THEN Q=7 ;ELSE Q=0;END IF; WHEN 7=IF DIN=D(0) THEN Q=8 ;ELSE Q=0;END IF; WHEN OTHERS=Q=0; END CASE; END IF; END PROCESS; PROCESS(Q) BEGIN IF Q=8 THEN AB=1010; ELSE AB=1011;END IF; END PROCESS; END BEHAV; 说明：将输入的与设定好的八位密码逐位检测，当全部一致时输出A否则输出B 七段译码管 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity LED is port ( num : in std_logic_vector(3 downto 0);