硬件描述语言04、05讲.ppt

硬件描述语言及器件 ;教学安排; VHDL主要描述语句;第4讲 顺序处理语句;1 信号代入语句;2 变量赋值语句 ; q;3 变量与信号的区别;信号的多次赋值 一个进程：最后一次赋值有效； 多个进程：不能对同一信号赋值。;变量与信号的区别举例;变量与信号的区别举例;4 CASE 语句 ;CASE 语句(举例：四选一选择器) ;CASE 语句(举例) ;5 IF语句;IF 语句（举例：二选一电路）;library ieee; use ieee.std_logic_1164.all; entity mux41 is port (d0, d1, d2, d3: in std_logic; s: in std_logic_vector (1 downto 0); x: out std_logic); end mux41; architecture archmux of mux41 is begin process (s, d0, d1, d2, d3) begin if s = 00 then x = d0; elsif s = 01 then x = d1; elsif s = 10 then x = d2; else x = d3; end if; end process; end architecture mux;;LOOP语句：能使程序进行有规则的循环，循环的次数受迭代算法的控制，常用来描述迭代电路的行为。LOOP语句包含重复执行的一组顺序语句;6 LOOP语句;LOOP语句-FOR循环;LOOP语句-WHILE循环;LOOP语句-WHILE循环举例;7 NEXT语句;8 EXIT语句;9 WAIT语句;WAIT句格式;WAIT句格式;WAIT句应用;10 数据对象属性（attribute）描述;属性 ’event;属性 ’stable;并行处理语句：结构体是描述一个设计实体内部的详细内容，其中，顺序语句用来实现这个详细内容的算法，而并行语句用来表示这个详细内容的内部连接关系。并行语句的书写顺序并不代表其执行的顺序,它们是并行执行的。常用的并行语句：; 在用原理图描述一个较复杂电路时,为了便于设计和调试,设计者往往会把整个电路分成若干个相对独立的模块进行描述。 在用VHDL设计时,设计者同样也是将一个结构体分成若干个相对独立的模块来描述。模块可以用四种不同的形式来描述,即： 一系列的顺序语句； 块（BLOCK）语句； 进程（PROCESS）语句； 子程序（SUBPROGRAM）语句（包含过程（PROCEDURE）语句和函数（FUNCTION）语句）； 也就是说，模块既可以用顺序语句来描述,也可以用并发语句来描述。然而,用多个进程（PROCESS）语句是结构体最基本的表示方法。;1 进程(prosess)语句;2 信号代入语句;3 条件信号代入语句;3 条件信号代入语句;3 条件信号代入语句;4 选择信号代入语句;4 选择信号代入语句;4 选择信号代入语句;5 块（block）语句;块（block）语句举例;6 元件例化语句;元件例化语句方式;元件例化语句(举例：用二选一实现四选一数据选择);元件例化语句(举例：用二选一实现四选一数据选择);7 生成（GENERATE）语句;生成（GENERATE）语句格式;生成（GENERATE）语句组成;生成（GENERATE）语句：描述用D触发器组成的八位移位寄存器; ; ;例: IF- GENERATE模式生成语句应用 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY shift_reg_8 IS PORT ( Din, CLK: IN STD_LOGIC； Dout: OUT STD_LOGIC )； Q: BUFFER STD_LOGIC_VECTOR ( 7 DOWNTO 0 ))； END shift_reg_8； ARCHITECTURE example14 OF shift_reg_8 IS COMPONENT ff_d； PORT ( d, cp: IN STD