半导体器件中low-k技术.doc

半导体集成电路中的low-k技术 摘要：随着芯片集成度的不断提高，RC时延、串扰噪声和功耗等越来越成为严重的问题。low-k(低介电常数)技术在这样的背景下产生并逐渐应用到集成电路工艺中。low-k材料代替SiO2能够进一步提高芯片的速度，但在low-k材料带来巨大技术优势的同时，也带来了一些技术性难题。研究新型low-k材料并提升其相应的性能，将极大的促进集成电路的发展。 关键词: 集成电路 low-k技术　低介电常数 多孔材料 1 前言 随着超大规模集成电路(Very Large Scale Integration,VLSI)的高速发展，芯片的集成度不断提高，特征尺寸不断减小。金属互连的多层布线导致金属导线的电阻、线间电容和层间电容增大，从而使RC延迟时间、串扰噪声和功耗等增加，这些问题成为集成电路进一步发展的制约因素[1,2]。为了解决上述问题，提高芯片的速度，一方面用采用Cu金属互连线代替Al金属，减少电阻(Cu电阻率为HYPERLINK /view/36056.htm1.75 ×10-8Ω·m，Al电阻率HYPERLINK /view/4615.htm2.83 ×10-8Ω·m)。另一方面用low-k电介质(k3)代替SiO2(k=3.9~4.2)，降低金属互连层间绝缘层的介电常数k[3,4]。90 nm工艺要求k = 3.0～2.9；65 nm工艺要求k = 2.8～2.7；45 nm 工艺要求k = 2.6～2.5[3]；32nm及以下工艺要求k值在2.4之下[5]。因此，low-k技术已经成为集成电路领域的重点研究内容之一。 2 low-k技术的优势 图1 分布电容示意图 low-k技术就是就是寻找介电常数(k)较小的材料作为芯片内部电路层之间的绝缘介质ILD(Inter Layer Dielectrics，层间电介质)，防止各层电路的相互干扰，以提升芯片的稳定性和工作频率。集成电路的速度由晶体管的栅延时和信号的传播延时共同决定，使用high-k材料可以有效地降低栅延时。RC时延由金属导线的电阻R和内部电介质形成的电容C决定[6]。由于ILD的存在，导线之间就不可避免的存在分布电容。在集成电路内，RC时延决定于电阻R与电容C的乘积值，其值越小，速度越快。R值由材料的性质决定，因此降低电容值就可改善线路的传输速度。电容值与与ILD的介电常数K相关，K值越小，电容值越小。所以，low-k技术的实质就是寻找k值尽量小的材料以降低R ×C的值，减小延迟，进而提升芯片速度。 在另一方面，low-k技术还可以降低线路串扰。当一条传输线传送信号时，通过互感作用在另一条传输线上产生感应信号，或者通过电容产生耦合信号，这两种现象统称为串扰。串扰可使相邻传输线中出现异常的信号脉冲，造成逻辑电路的误动作。耦合干扰是由导线间的寄生电容引起的，根据容抗表达式XC=1/2nfC可知：电容的容量C越大，XC越小，信号越容易从一根导线穿越电介质到达另一根导线，线路间的串扰就越严重；信号的频率f越高，脉冲的上升、下降时间越短，串扰也越严重[6]。 由上面可以看出，使用low-k材料作为ILD，可以降低分布电容，进而缩短了RC时延， 提高了芯片的速度；另外，分布电容的降低可以降低信号串扰，允许互连线之间的距离更近，可进一步提高芯片的集成度。 3 low-k材料 3.1 低介电性能 材料的介电性能主要取决于构成材料微观成分的分子极化率，其宏观量相对介电常数εr，和微观量极化率α之问的关系为 (εr－1)/(εr+2)=Ｎα／3ε０ 上式又称为Clausius－Mossotti 方程，其中，Ｎ为介质单位体积内极化质点数[8]。电介质的介电常数与其分子在电场中的极化强度大小和单位体积内分子数目有关，分子的极化强度越高，材料单位体积内的分子数越多，介电常数越大。因此可以通过两种途径降低材料的介电常数：一是降低自身的极性和极化率，包括降低材料中电子极化率，离子极化率以及分子极化率，通常是掺入强电负性的元素，能将电子牢牢地束缚住，使Si-O-Si网络结构由四面体Sp3轨道转为极性较弱的sp2轨道；二是降低单位体积内极化分子的密度。由于通过降低分子的极化率来降低材料的介电常数是有限的，目前降低材料介电常数多是通过引入介电常数约等于1.0的空气孔隙来实现的，这主要是由于通过引入孔隙，降低了材料单位体积内极化分子的数目[8,9]。 3.2 几种low-k材料的介绍 下面将介绍几种low-k材料。 3.2.1 无机多空材料 氧化硅多孔材料 氧化硅材料具有良好的化学稳定性和热稳定性，与硅基板具有良好的相容性，因此在众多低介电常数材料中是最具发展前景的．氧化硅多孔材料因具有更低的介电常数，在目