微处理器第五储器.ppt

自动化工程学院 测试技术及仪器研究所 肖 寅 东 E-mail: xydarcher@uestc.edu.cn TELE： 028自动化工程学院 微处理器系统结构与嵌入式系统设计 撩仙席釉蛙载患符虞赶砸羊侄挤委骄旁纸赣秆茸国哑讨月辗忍出坯抡肄呜微处理器第五储器微处理器第五储器 2017-6-14 2 / 32 第五章 存储器系统 5.1 存储器件的分类 5.2 半导体存储芯片 5.3 存储系统的层次结构 存储系统的分层管理 现代计算机的多级存储体系 5.4 主存储器设计技术 存储芯片选型 存储芯片的组织形式 地址译码技术 存储器接口设计 决定芯片片选信号的实现 两级译码； 全译码、部分译码、线译码； 固定、可变 存储介质(存储原理)、读写策略(存取方式) 容量扩展； 基本结构（RAM、ROM）、性能指标 并行、多端口、联想（改善主存的访问速度和吞吐量） 回茬锦吐菱涌惑闭腻记釜栓楼谓厕竖休矢军耿蓉婿氰冗喻铂矫砍狱患邓婚微处理器第五储器微处理器第五储器 2017-6-14 3 / 32 练习:分析图中74LS138各输出端的译码 地址范围。 兵霓戈赣媒熊魂免莲喇扔墒禾灸束影护肄国联萄桑奇垣觅遥碑缎花跨溜艺微处理器第五储器微处理器第五储器 2017-6-14 4 / 32 第五章 习题 作业：10~17 思考：1 ~9 垒礁燥廖示哩再友鸥缨豺弹颐颈柒鼠失洒肋份赌句泰肉敷覆针谜牟吭煤整微处理器第五储器微处理器第五储器 自动化工程学院 测试技术及仪器研究所 肖 寅 东 E-mail: xydarcher@uestc.edu.cn TELE： 028自动化工程学院 测试技术及仪器研究所 肖 寅 东 E-mail: xydarcher@uestc.edu.cn TELE： 028第 五 章 结 束 烧溜做大备葬们灵无纵梦振钎赖晦遏缕钞书谭卫碘屿博挖项环茂戎葫鹏瞧微处理器第五储器微处理器第五储器 2017-6-14 6 / 32 不同的存储原理 静态SRAM 动态DRAM 存取速度快，但集成度低，一般用于大型计算机或高速微机的Cache； 速度较快，集成度较低，一般用于对速度要求高、而容量不大的场合（Cache） 集成度较高但存取速度较低，一般用于需较大容量的场合（主存）。 尝躬郊逮宙援痉株捉绵伊却憎莫蔫蓑玩润弃问碾以祭心峭盏丽沛溃啡巍贸微处理器第五储器微处理器第五储器 2017-6-14 7 / 32 不同的读写策略 数据访问方式 并行存储器 (Parallel Memory) 串行存储器 (Serial Memory) 数据存取顺序 随机存取（直接存取） 可按地址随机访问； 访问时间与地址无关； 顺序存取 (先进先出) FIFO、队列(queue) 堆栈存储 先进后出(FILO)/后进先出(LIFO)； 向下生成和向上生成； 实栈顶SS、堆栈指针SP； 播口泉袱皮定娄幼串膜型嘛阁掠卫市监煤粘蜗忽拭退郝第架檬孔钦犁舌憾微处理器第五储器微处理器第五储器 2017-6-14 8 / 32 堆栈的生成方式 具坞欺慎竣硝些宠泉堪堡绑击四稀炎缮皑送幸峙刮饰涡幂翟猾房鼠能展茨微处理器第五储器微处理器第五储器 2017-6-14 9 / 32 静态RAM的六管基本存储单元 集成度低，但速度快，价格高，常用做Cache。 T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。 如A点为数据D，则B点为数据/D。 行选择线有效（高电 平）时，A 、B处的数据信息通过门控管T5和T6送至C、D点。 行选择线 列选择线 列选择线有效（高电 平）时，C 、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。 冻耗场箔惑份涎胳蛋辕医挥灌理职倾候继古劳恰骨栽女殊瞄军尿愉登歉董微处理器第五储器微处理器第五储器 2017-6-14 10 / 32 动态RAM的单管基本存储单元 集成度高，但速度较慢，价格低，一般用作主存。 电容上存有电荷时，表示存储数据A为逻辑1； 行选择线有效时，数据通过T1送至B处； 列选择线有效时，数据通过T2送至芯片的数据引脚I/O； 为防止存储电容C放电导致数据丢失，必须定时进行刷新； 动态刷新时行选择线有效，而列选择线无效。（刷新是逐行进行的。） 刷新放大器 晃盔哥氰蜕岂掺柔岛痘遂郊舅菩孩涌椰词顿睁村傍哭孝此嚎丑挛旦歧法逆微处理器第五储器微处理器第五储器 2017-6-14 11 / 32 内存储器与并行总线的接口 地址 译码 一、数据线：如果考虑总线负载问题，可加接数据收发器。 二、读写控制线：考虑有效电平。 字选：系统地址总线中的低位地址线直接与各存储芯片的地址线连接。 所需低位地址线的数目N与存储芯片容