第三章工艺与设计接口.doc

第三章 工艺与设计接口 从第二章的讨论可以看出，CMOS集成电路的工艺过程非常复杂，在我们的设计中如何和工艺衔接，或者说设计如何和工艺接口，这就是本章所要介绍的内容。 3.1 工艺对设计的制约与工艺抽象 如果说工艺线具有这样地能力：不论设计者提出什么设计，工艺线都能加工处理。则就没有任何需要接口的问题了，实际上，工艺线的加工类型、加工能力、能够获得的基本电参数等对我们的设计具有严重地制约。比如，双极（NPN晶体管主流技术）工艺线就不能加工MOS电路，反之亦然。又比如，0.35微米的CMOS工艺线就不能加工0.25微米的CMOS电路，等等。这样的制约就要求设计者在设计集成电路之前，首先要确定设计将建立在什么工艺之上，甚至要预先确定我们的设计，将来要在哪条具体工艺线上加工，因为即使是同一的加工精度，各条工艺线仍有一定的差别。因此，设计者了解工艺非常重要。 那么，除了加工类型之外，工艺对设计究竟还有哪些制约呢？ 3.1.1 工艺对设计的制约 一条成熟的工艺线，各个工艺的参数都是一定的，一般不允许轻易变更，而这些参数往往就成为我们设计的制约因素。有时，我们不得不考虑：这条工艺线对我的设计是否合适。 1. 最小加工尺寸和集成度对设计的制约 任何一条工艺线均有标称加工尺寸，如0.35微米，0.25微米，等等。这样的标称尺寸就决定了我们的设计的MOS器件的沟道长度L，如前所述，MOS晶体管的最高工作频率和L2成反比，L的限制就制约了集成电路的工作频率。 另一方面，即使是具有相同的标称尺寸，在各图形具体的加工精度上还有差别，例如引线孔尺寸，对于0.35微米的标称加工尺寸，有的工艺线就规定引线孔的最小加工尺寸为0.4×0.4微米2，这样的规定就迫使设计者在设计引线孔版图时必须把最小尺寸限制在0.4微米。又例如，有的工艺线规定线的长宽比的上限，就迫使设计者在设计细长线时有所顾忌，凡此种种，工艺线的加工精度制约了设计的自由度。 遵循了最小加工尺寸的约定，是不是可以设计任意规模的VLSI呢，也不是。工艺线的加工还有一个最大芯片尺寸（粗略地反应了集成度）的限制，因为随着芯片尺寸的加大，生产的成品率将下降，在控制了一定的成品率之后，就规定了工艺线所能加工的最大芯片尺寸，从而制约了设计的规模。 2. 标准工艺流程对特殊工艺要求的制约 一条成熟的工艺线对每一步工艺都有严格的规定，每一步工艺必须严格的按照工艺卡的规定操作，因为只有这样，才能保证工艺的重复性和稳定性。通常是要求设计迁就工艺，如果设计中由于结构、器件或其他特殊要求必须在标准工艺中加入某一工艺步骤，即使这单步工艺本身非常成熟，也必须考虑加入的工艺对整个流程的影响。例如，在工艺中增加一道掺杂工艺，就必须考虑这次的掺杂在后道的热处理中会产生什么影响。 因此，如果不是特别的需要，设计者尽量地不要增加额外的工艺要求。这样的情况又限制了设计的新颖结构的运用。 3 工艺参数对设计的制约 每一步的工艺结果参数对设计的影响很大，这些结果往往对设计将来的应用与性能起到决定性的作用。在上述的四个主要的工艺技术中，每一步掺杂浓度、光刻与刻蚀质量、薄膜质量、氧化层厚度与质量都会对设计产生不同程度的影响。 如果工艺线工艺稳定，每一步工艺的质量没有问题，则对设计影响最大的是两个主要方面，一个是掺杂的结果，一个是氧化的结果，这两个结果的影响在于它们的参数是否满足用户的要求。 第一个重要的参数是器件的阈值电压，阈值电压的大小直接影响到电路的性能。在第二章已经讨论过，影响阈值电压的重要参数是衬底的掺杂浓度，同时阈值电压与栅氧化层的厚度也有密切的关系。 第二个重要的参数是杂质层的电阻。因为这些电阻的大部分是作为串联电阻存在于电路中，这些串联电阻将对电路的动态性能产生影响。尤其是在VLSI中，随着器件沟道长度日益缩小，逻辑部件的延迟越来越小，相对的，引线上的延迟所占的比例越来越大，而引线上的延迟与串联在引线上的电阻息息相关。 第三个重要的参数是单位面积的电容值。氧化层上的金属层-氧化层-衬底构成了一个平板电容器，这个电容器的数值除了和金属层的面积有关外，另一个影响的元素就是氧化层的厚度。在引线上的分布电容就是这些单位面积电容之和，引线电容是引线延迟的另一个决定因素。分布电阻、电容以及与之相关的线延迟对高频集成电路的制约尤为严重。 除了上述的这些工艺参数对设计的明显的影响以外，一些由工艺所产生的相关问题也会对设计产生影响。例如，由于横向扩散的作用或光刻的误差所导致的掺杂区位置的误差都影响版图的设计。 3.1.2 工艺抽象 如果要求设计者对工艺线的每一步工艺结果的具体情况都非常的了解，并将这些结果与条件和设计联系在一起，显然是非常的繁杂，是非常困难的。集成电路的设计者，往往对电学参数比较熟悉，例