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DARM的基本工作原理 林振华??内容头导览：｜前言｜DRAM的工作原理｜记忆单元｜感应放大器｜　 ? ? ? ? 前言 由于信息科技的带动使得半导体内存的技术突飞猛进，尤其这三十几年来DRAM由最早期的1K DRAM到目前的512M DRAM不论是记忆容量的增加、访问速度的提升、每单位位的成本降低等改变速度都非常快速，因此DRAM的相关技术无疑已经是半导体技术的领先指标了。然而，自4K DRAM改用单一晶体管+电容的记忆单元结构以来基本记忆单元(Memory Cell)的结构特性并未改变太多，因此虽然目前记忆容量已经增加到512M以上，然而DRAM的基本工作原理仍然是没有太大改变。　 ? ? ? ? DRAM的工作原理DRAM的结构MOS DRAM的标准架构如图1所示，每个记忆单元可储存一个位的数字数据0或1，记忆单元藉由行(row)与列(column)方式的排列形成二次元数组，假设由n行和m列的记忆单元所排列成的二次元数组时可以构成n×m=N位内存。当数据写入或由记忆单元中读取时，是将记忆单元的地址输入行和列地址缓冲器(address buffer)，并利用行译码器(row decoder)选择n条字符线(word line)中特定的一条，每一条字符线会与m条位线(bit line)和m位的记忆单连接，位线与记忆单元之间具有一个感应放大器放大储存在记忆单元中的讯号，因此m条位线具有m个感应放大器(sense amplifier)。当选择字符线之后，列译码器(column decoder)会选择m条位线其中的一条，被选择的位线之感应放大器透过数据输出入线(I/O线)与输出入线路连接，然后根据控制线路的指令进行数据读取或写入。其中，输出入线路是由输出预放大器、输出主放大器和数据输入缓冲器等线路所构成。根据以上的介绍DRAM的基本架构包括：˙排列成二次元数组的记忆单元。˙感应放大器。˙地址缓冲器(行/列)及地址译码器(行和列)。˙输出预放大器、输出主放大器和输入缓冲器等输出入线路。˙控制线路等。而数据的传输路径则是藉由字符线、位线、数据输出入线(I/O线)等路径进行传递。 图片1.jpg 　 ? ? ? ? 记忆单元记忆单元的基本结构自4K DRAM之后，DRAM记忆单元的结构便是由一个晶体管和一个电容所构成。虽然后来陆续提出一些新的DRAM记忆单元结构，但是不论组件数目或是线路数目方面，都比1个晶体管+1个电容的结构复杂，因此即使64~256M DRAM仍继续使用这种结构的记忆单元。构成一位的记忆单元必须具有下列部份：˙储存数据的电容˙启动记忆单元的字符线˙由记忆单元读写数据的位线因此1晶体管+1电容型的记忆单元是具有上述三个部份的最简单结构。其等效线路如图2(a)所示，目前构成记忆单元中所用的晶体管大部分是n通道MOS的晶体管(nMOS)，构成电容的两个电极中施加电压的电极称为cell plate，另一边用来储存数据的电极则称为储存节点(storage node)。记忆单元中的MOS晶体管又特别称为转移闸极(transfer gate)，这种记忆单元的主要特征为：˙因为组件和线路的数目少，所以记忆单元所占的面积很小，可以容易地达到高集积度。˙由于记忆单元本身没有放大功能，为了侦测位在线的微小讯号，因此必须额外具有感应放大器。˙读取时，储存在电容中的电荷会消失，因此读取之后必须进行再写入的动作。˙储存在电容中的电荷会因为漏电流而逐渐消失，因此必须周期性地进行再写入(refresh)的动作。典型1MB DRAM所用的twin well CMOS，三层多晶硅(polysilicon)和一层铝导线制程所形成1晶体管+1电容的记忆单元结构如图2(b)及图2(c)所示，这种记忆单元的结构称为平面型记忆单元，图2(b)是六个记忆单元的平面图，图2(c)则是平面图中A-A直线的横截面。记忆单元中，是由第一层多晶硅(polyI)构成电容的cell plate、第二层多晶硅(polyⅡ)构成字符在线n信道MOS的转移闸极，储存的数据是以电荷的形式储存在电容中，数据的读写则是藉由第三层多晶硅(polyⅢ)所形成的位线来控制。为了降低polyⅢ所形成的位线电阻，有时位线的材料会使用高熔点金属的硅化物和多晶硅所形成的二层结构。字符线是由polyⅡ和重迭的铝导线所构成，并控制polyⅡ和铝导线之间的间隔使其导通，字符线的电阻越小，则讯号传输的速度越快。施加在cell plate上的电压为1/2电源电压(Vcc/2)。虽然图2(a)记忆单元的等效线路非常简单，但是如果要提高DRAM的集积度并降低成本，必须设法不断地提升记忆单元的制程技术；因此，完成记忆单