06-集成触发器与时序逻辑.ppt

1 电子线路设计、测试与实验 华中科技大学电子与信息工程系 杨彩虹 yangch@hust.edu.cn 2015.12 HUAZHONG UNIVERSITY OF SCIENCE AND TECHNOLOGY 实验十九 集成触发器与时序逻辑 一、实验目的 二、实验内容 三、实验原理 时序逻辑电路的功能测试方法 示波器的“触发” 时序逻辑电路的设计方法 四、注意事项 一、实验目的 了解基本元器件 JK触发器CC4027、与非门CC4011、3输入与非门CC4023 掌握时序逻辑电路设计与功能测试方法。 掌握时序电路（计数器）的波形测量方法。 学习使用JK触发器等器件设计并实现简单时序逻辑电路的方法。 芯片管脚图 MC14027 CD4027 MC14011 CD4011 MC14023 CD4023 见344~345页 二、实验内容 1、同步三分频电路 设计并实现输入输出波形满足如P149图5.19.5所示时序关系的逻辑电路； 写出设计过程（状态图/逻辑表达式），画出逻辑电路图 绘制输出波形 逻辑电路图 二、实验内容 二、实验内容 2、可逆同步模四计数器 设计并完成如P149图5.19.6 所示的同步模4可逆计数器 当M=0时进行递增计数 当M=1时进行递减计数 写出设计过程（状态图/逻辑表达式），画出逻辑电路图 绘制输出波形 逻辑电路图 二、实验内容 备选实验内容（本次实验不要求）： 1） p151扩展实验4 2） 用161实现60计数、24计数及数字钟（p164实验内容4,5,6） 3） 电子秒表（p168扩展实验4 ） 4）用192实现24递减及递增计数器（p174扩展实验3） 5）用194实现环形计数器（p178实验2） 6）用194实现环形计数器（p180扩展实验6） 或者你有兴趣的、难度相当的时序逻辑电路案例（各种计数器、脉冲产生与检测电路等） 1. 时序逻辑电路的功能测试 CP 输入正方波（f =1kHz） 将CP、Q1、Q2 ? 示波器 要观察到真实的波形关系，关键是触发。 SD RD Q /Q 0 0 计数 0 1 0 1 1 0 1 0 1、正常工作（ SD = RD =0） 2、直接清零和直接置数 SD =0 RD =1 SD =1 RD =0 三、实验原理 2.示波器的“触发” 触发 示波器何时开始显示波形 一旦触发被正确设定，可以把不稳定的显示转换为有意义的波形。 同步点 触发电平 触发水平位置 或左移、或右移 触发电平 触发的正确设定 —— 三要素 1. 信源 3. 触发斜率 2. 触发电平 波形不稳的常见问题： 1. 信源选择： CH1未加信号，信号?CH2，信源选择CH1 2. 触发电平：在信号变化范围外 非正确测量方法示例！-触发电平选择过大 触发水平位置 触发电平 触发信源 触发电平的数字值 触发斜率 屏幕提示触发信息 P69 3.时序电路（计数器）的波形测量 问题： 1. CP ? CH1，Q1 ? CH2。触发信源选谁？ 2. 观测3个以上的波形时序关系，应该如何操作？ 3. 触发斜率应选上升沿还是下降沿？ 1） 触发信源选谁？ 应选频率低的通道！ 错误：信源选择频率高的 信号_波形不稳定 正确：信源选择频率低的 信号_波形稳定 2） 观测3个以上的波形，应该如何操作？ 应将所有波形与频率最低的波形比较！ 具体操作： ? 选择频率最低的信号Q2 ? CH1显示 ? 触发信源选择 CH1 ? 其它信号CP、Q0分别依次送 CH2显示 3） 触发斜率应选上升沿还是下降沿？ 加法计数器 ? 应选下降沿触发 减法计数器 ? 应选上升沿触发 3. 时序逻辑电路设计 与组合逻辑电路的区别：输出不但和当前输入有关，还和之前的状态有关系。 设计步骤： 实际问题分析，建立状态图和状态表 进行状态化简，确定最简状态数 计算状态位数，进行状态编码 触发器类型选择确定（本实验只JK型） 激励方程组和输出方程组的计算及化简 逻辑电路图的确定和简化 实验验证设计 简单时序逻辑电路设计举例 L周期为CP周期4倍，故电路以模4计数器为核心，要用到2个JK触发器。确定以模4自然二进制递增计数为主体，列出此计数状态转换真值表和激励表（表5.19.4）。 简单时序逻辑电路设计举例 表5.19.4设计电路的状态转换真值表和激励表 Q1n Q0n Q1n+1 Q0n+1 J1 k1 J0 K0 0 0 0 1 0 X 1 X 0 1 1 0 1 X X 1 1 0 1 1 X 0 1 X 1 1 0 0 X 1 1 X 简单时序逻辑电路设计举例 根据状态转换真值表和激励表求激励方程组（