数字逻辑电路(第五到七篇).pdf

4-47 某移位寄存器的逻辑符号 解：引脚图（b ）中， 为异步复位端， SH/ LD 端为右移/预置控制端， CR CP 和CP 为时钟输入端，二者相或，D 为串行输入端，D ~D 为预置信号输 1 0 S 0 7 入端，Q7 为串行输出端。 4.3.46 电路如 4-48 所示，试画出其状态表。 4-48 题4.46 电路 解：设Q Q Q Q 初态为0000 或00 11，可构成模7 移位型计数器。 A B C D 4.3.47 现欲用2 114 构成2K ×8 的静态存储器，试画出其逻辑图。 解：2 114RAM 是1K×4 位存储器，要求字、位分别扩展2 倍。先作位扩展 产生8 位I/O 信号，再进行字扩展。用与非门输入和输出信号（输入高位地 址）分别作片选信号。电路也可 字。位分别扩展4 倍。 155 第5 章 同步时序电路和数字系统设计 要求掌握用触发器和用MSI时序模块设计同步时序电路，了解并逐渐掌握 VHDL语言及其电路设计方法。 5.1 学习要点 5.1.1 由触发器和组合电路实现同步时序电路 用触发器和组合电路实现同步时序电路的指导思想是尽可能少的触发器及 门电路来实现电路的设计。 设计的过程如 5-1所示。 原始状态 导出激励方 画出逻辑 状态化简 状态分配 状态方程 表 程、输出方程 5-1 用触发器设计同步时序电路的过程 1．原始状态表（图）的建立 由逻辑功能文字描述到建立原始状态表（图）是时序电路设计的关键的一 步， 常因为状态 比状态表更直观，所以可先导出状态图，然后再列状态表。该过 程可分两步： ( 1) 列出电路所必须记住的不同的输入序列或输出序列的特征，以确定该 电路应包含的状态，并列出这些状态（用符号S ，S ……表示）。 0 1 (2) 分别以这些状态为现态，考察在每一种可能输入组合作用下电路应转 入哪个状态及其相应的输出。如发现有尚未定义的新状态，则把这新状态补充 到原来的状态图（表）中去，并构成完整的状态图（表）。 2 ．状态化简 原始状态表（图）能正确地反映电路的逻辑要求，但不一定是最简的，其 中某些状态有可能是等价的，它们可以合并。状态的多少将直接影响到电路的 规模。状态等价的条件归纳为： 156 在所有可能的输入条件下： ( 1) 它们的输出均相同 (2) 它们的次态必须满足下列条件之一： ① 次态相同 ② 次态交错 ③ 次态互为隐含条件 状态等价具有传递性 A=C C=H 那么 A=C=H 。 判别状态等价方法一般有两种：对于化简比较简单的状态表可用观察法； 对于较为复杂的状态表，可借助表格进行化简。这种方法是根据状态等价的概 念， 各对状态进行系统的比较，并把观察比较的结果填入特定的表格，以防 遗漏，从中找出状态等价，进行状态合并。 计数器状态不必化简。 3 ．状态分配与触发器的个数 状态分配：在简化的状态表中，对于每个状态赋以适当的二进制代码，这 种用二进制代码表示的状态表称为编码状态表。