低功率之高效能动态邏辑电路设计.PDF

科學與工程技術期刊 第四卷 第一期 民國九十七年 11 Journal of Science and Engineering Technology, Vol. 4, No. 1, pp. 11-17 (2008) 低功率之高效能動態邏輯電路設計 邱威豪 葉重廷 林浩仁 大葉大學資訊工程學系 51591彰化縣大村鄉山腳路 112號 摘 要 漏電流（leakage current ）在深次微米與奈米電路的設計中是一個相當重要且又棘手的問 題；這種現象使得不必要的電能耗損變得相當嚴重。在本篇論文中，我們針對 Pseudo-Footless 骨牌式電路提出 Conditional Isolator 的設計技術，可以進一步將動態節點（dynamic node ）與下 拉邏輯迴路（pull-down network, PDN ）隔離開來，在不犧牲整體電路速度的前提下，減少 Pseudo-Footless 骨牌式電路於運算週期的不必要功率消耗問題。根據於 32 輸入 OR 閘的實驗 結果顯示，相較於 Pseudo-Footless 骨牌式電路與傳統骨牌式電路，Conditional Isolator 技術可 以顯著改善漏電流所引起的功率消耗達到 80% 。 關鍵詞：漏電流，Pseudo-Footless 骨牌式電路，動態電路 A Conditional Isolator Technique for Wide Pseudo-Footless Domino Logic Circuits WEI-HAO CHIU, TSUNG-TING YEH and HOW-RERN LIN Department of Computer Science and Information Engineering, Da-Yeh University No. 112, Shanjiao Rd., Dacun, Changhua, Taiwan 51591, R.O.C. ABSTRACT Leakage current is a critical issue in the design of very deep submicron circuits, causing serious unnecessary power consumption. In this study, we propose a Conditional Isolator design technique for wide fan-in domino circuits. This Conditional Isolator can circumstantially separate the dynamic node from a Pull-Down Network (PDN) and reduce unnecessar