EDA计数译码显示器实验.doc

EDA基础及应用实验项目报告 项目题目: 计数、译码显示电路设计 姓 名： 任 倩 院 系： 电子与信息工程学院 专 业： 电子信息工程 学 号： 201207014105 指导教师： 陈强 综合成绩： 完成时间: 2014 年 11 月 13 日 一、项目实验内容摘要 使用VHDL语言描述计数、译码显示器，并且画出了系统总体电路，设计一个共阴7段数码管控制接口，在时钟信号的控制下，使8位数码管动态刷新显示0—9，实现十进制计数器输出的动态显示。实验中使用quartusll 9.1软件完成综合仿真，并且在Modelsim硬件系统上完成功能仿真，设置引脚之后，进行了下载，下载到实验箱上验证该为十进制计数译码显示电路。 二、项目实验源代码 （一）设计十进制计数器并仿真 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY countbasic IS PORT(CLK:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END countbasic ; ARCHITECTURE behav OF countbasic IS BEGIN PROCESS(CLK) VARIABLE Q:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF CLKEVENT AND CLK=1 THEN IF Q9 THEN Q:=Q+1; ELSE Q:=(OTHERS=0); END IF; END IF; IF Q=1001 THEN COUT=1; ELSE COUT=0; END IF; DOUT=Q; END PROCESS; END behav; testbench:调用modelsim LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY countbasic_vhd_tst IS END countbasic_vhd_tst; ARCHITECTURE countbasic_arch OF countbasic_vhd_tst IS -- constants -- signals SIGNAL CLK : STD_LOGIC; SIGNAL COUT : STD_LOGIC; SIGNAL DOUT : STD_LOGIC_VECTOR(3 DOWNTO 0); constant clk_cycle : time := 100 ns; COMPONENT countbasic PORT ( CLK : IN STD_LOGIC; COUT : OUT STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END COMPONENT; BEGIN i1 : countbasic PORT MAP ( -- list connections between master ports and signals CLK = CLK, COUT = COUT, DOUT = DOUT ); process begin clk = 1; wait for clk_cycle; clk = 0; wait for clk_cycle; end process; END countbasic_arch; （二）译码显示模块设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.