系统初始化和CGM编程.ppt

Tongji University 系统初始化与CGM编程（教材5.2.3） （实验教材2.5.3、3.5） 1 系统初始化设置 1.1 CONFIG寄存器 包括CONFIG2和CONFIG1两个寄存器，地址分别为$001E和$001F。每次复位后，CONFIG寄存器的所有位均被清零，而且CONFIG寄存器每次复位以后只能写一次。 CONFIG寄存器主要功能： STOP模式的恢复时间（32个或4096个CGMXCLK时钟周期） 看门狗定时器溢出时间（218~24或者213~24个CGMXCLK时钟周期） STOP指令的允许与禁止 计算机操作正常模块（即COP——看门狗模块）的允许与禁止 低电压禁止模块LVI的控制和电压跳变点的选择 允许和禁止STOP模式下的振荡器 （1）CONFIG2寄存器 （2）CONFIG1寄存器  2. CGM编程 2.1 锁相环PLL的基本概念 （1） 锁相技术与频率合成技术 利用一个或几个具有高稳定度和高精度的频率源，通过对他们进行加减（混频）、乘（倍频）、除（分频）运算，产生需要的具有相同频率稳定度和频率精度的频率信号。 直接频率合成技术 频率稳定度高、转换时间短、能做到很小的频率间隔 体积大、成本高、安装调试复杂 间接频率合成技术 体积小、成本低、安装调试简单 性能上逐渐接近直接频率合成器 （2）锁相环频率合成器的基本原理 锁相环是一个负反馈环路，它由基准频率源、鉴相器、低通滤波器、压控振荡器和分频器等部分组成。 2.2 CGM的结构框图 1. CGM模块的结构框图 （1）晶振振荡电路 产生时钟信号CGMXCLK1）送往SIM和A/D转换器2）经缓冲、预分频器，再送往PLL电路时钟3）送至时钟选择模块 （2）锁相环频率合成器 产生可由软件编程控制的CGMVCLK信号，输出到时钟选择电路 （3）时钟选择电路 输出CGMOUT 2. CGM的外部连接及I/O信号 （1）CGM的外部连接 在典型应用情况下，CGM模块需要9个外接器件，其中晶振电路需要5个，PLL电路需要2到4个。 特别注意的是，时钟部分会对其他电路造成干扰，在电路板布线时应该将时钟电路的外接器件都用地线围绕起来，如果电路板空间允许，晶振应该采用卧式安装，将外壳焊接在地线上，最大限度减小对外的电磁干扰。 （2）CGM的I/O信号 晶体振荡输入引脚（OSC1） 晶体振荡输入引脚（OSC2） 外部滤波电容器引脚（CGMXFC） PLL电路电源引脚（VDDA、VSSA） 振荡器允许信号（SIMOSCEN） 振荡器停止模式允许位（OSCSTOPENB） 晶体输出频率信号（CGMXCLK） CGM的输出（CGMOUT） 2.3 CGM的编程基础 1. CGM的寄存器（ 6个） PLL控制寄存器（PCTL，$0036） PLL带宽控制寄存器（PBWC，$0037） PLL倍频因子寄存器高位（PMSH，$0038） PLL倍频因子寄存器低位（PMSL，$0039） PLL VCO范围选择寄存器（PMRS，$003A） PLL参考分频因子寄存器（PMDS，$003B） （1）PLL控制寄存器（PCTL，$0036） PLLIE：PLL中断允许，决定当LOCK标志位翻转时是否产生CPU中断。 PLLF：PLL中断标志，只读。当LOCK标志翻转时被置位。 PLLON：PLL开关检测位，为“1”时PLL激活，否则关闭。 BCS：CGM基时钟选择位，BCS=1时选择PLL电路为时钟源（VCO÷2），BCS=0时选择晶振分频为时钟源（外接时钟÷2）。 PRE1~PRE0：预分频位，参数如下所示： VPR1~VPR0：VCO的E选择位，参数如下所示： （2）PLL带宽控制寄存器（PBWC，$0037） AUTO：自动带宽控制位，为1时表示自动方式，为0时为手动方式。 LOCK：锁相指示位。当AUTO=1（设为自动方式）时，LOCK只读。LOCK=1表示VCO输出频率已经稳定可靠，否则LOCK=0表示VCO输出频率尚未稳定。而若AUTO=0时，LOCK始终为0，无意义。 ACQ：获取模式位。1表示跟踪模式，0表示获取模式。 （3）PLL倍频选择寄存器（PMSH、$0038，PMSL、$0039） PMSH的低四位与PMSL共同组成12位的分频因子，它们决定了VCO电路反馈模块的分频因子N的高4位。由于分频因子N不能为0，所以复位时N=64（即PMSH:PMS