第1章IC系统设计概述.ppt

　　在进行芯片顶层规划的时候， 要考虑如下因素： 　　·　如何使芯片的面积尽可能地小；  　　·　各个宏（macros）/块（block）如何与PAD连接； 　·　电源方案；  　　·　引脚（PIN）方案；  　　·　分析顶层的布线信息， 通过合理地放置块， 合理地定义区域及分组， 使得连线的复杂性不会过高。  　　2. 布局布线 　　完成芯片顶层规划之后， 接下来进行布局布线。 通常， 这一阶段可分为四个步骤： 　　（1） 布局。 　　（2） 扫描链的优化。 PR工具重新对扫描链中的单元排序， 以便降低布线的复杂性。  　　（3） 时钟树的综合及布线。 由于时钟是设计中最为重要的信号线， 因此在布线时要首先布时钟线。 在通常的PR工具中， 通常将时钟树的生成、 时钟的布线作为一个单独的步骤， 称为时钟树综合。  　　（4） 布线。 　　图1.17给出了布局布线的步骤。 图 1.17　布局布线 1.3　IC系统验证分析概述 　　究竟要设计什么样的电路? 如何保证制造出的电路和原来的设计一致？ 生产出的产品功耗与速度是否与预期一致？ 这些都是设计者必须要面对的问题。  　　现在的IC系统异常复杂， 设计时容易出错， 同时应用往往对它的可靠性要求极高。 为了验证IC系统是否正确， 人们提出了种种验证方法， 期望借助EDA工具的帮助， 尽可能地找出错误。  　　实际上， 验证属于设计的范畴， 但为清楚起见， 这里用单独一节来进行介绍。  　 验证贯穿了IC系统设计的每个阶段（从算法架构设计直至物理设计）。 　　在系统设计阶段， 采用仿真方法进行性能分析和协议分析。 　　在电路/逻辑设计阶段， 采用软硬件协同验证： 用仿真和FPGA验证功能； 用静态时序分析 　　工具验证时序； 用形式验证检查综合过程及ECO是否正确。 　　在物理设计阶段， 采用物理验证(LVS、 DRC等)： 用静态时序工具验证最终时序； 用形式验证检查布局布线过程及ECO是否正确。 　　在验证中， 错误发现得越早， 对开发进度的影响越小， 这时验证就越有价值。 因此， 要尽量在设计的早期阶段（算法架构设计、 RTL设计时)进行充分的验证。  　 常用的验证大致分为如下几类： 仿真、 静态时序分析、 形式验证、 物理验证(DRC/LVS)、 信号完整性检查、 FPGA验证等， 下面分别进行介绍。  1.3.1　仿真 　　仿真是功能验证的主要手段， 其基本原理如图1.18所示。 图 1.18　仿真基本原理 　　除了功能检查， 用仿真方法还可以检查系统的时序。 与静态时序方法相比， 仿真的方法更为 直观， 能较为真实地模拟出电压发生变化、 串扰及毛刺、 电容耦合等各种情形下电路的运行情况， 其缺点是运行时间较长， 且时序检查不完整。  　　仿真贯穿了IC系统设计的整个阶段。 　　1. 系统设计阶段的仿真 　　在系统级设计阶段， 通过行为仿真， 可以达到下述目的：  　　·　分析算法是否正确；  　　·　验证性能是否满足要求；  　　·　验证系统划分是否合理。  　　系统级设计可大致分为浮点数算法设计、 定点数算法设计、 架构设计等几个步骤。 在每一步都可以进行系统仿真， 如图1.19所示。  图 1.19　系统级验证 　　系统级的仿真可以采用数据流仿真方法（不包括时间信息）和基于周期的仿真方法。  　　在系统中， 通常用SystemC/C/MATLAB来描述系统模型。 系统模型可以作为后续阶段验证的参考。 例如， 在RTL设计中， 可以利用系统模型的输出结果作为参考基准， 检查RTL设计得到的结果是否正确。  　　2. 逻辑/电路设计阶段的仿真 　　逻辑设计阶段的仿真分RTL仿真与门级仿真两种。 　　RTL仿真是验证系统功能是否正确的重要手段。 在RTL仿真中， 如何合理构造testbench、 如何进行“corner case”的验证， 是困扰设计者的难题， 也是目前验证的热点。 一个测试平台应包括如下几个部分： 待测试设计（Design under Verification）、 Stimulus(用于生成激励向量)、 Monitors（用于监控接口上的活动）、 响应比较电路（用于检查设计的输出是否与预期的一致）。 　　门级仿真速度较慢， 通常只是作为一种辅助手段来检查时序是否满足要求， 所以通常只需运行很少的几种激励即可。  　　在逻辑设计阶段， 目前有许多成熟的仿真工具， 如NC Simulator及VCS， 它们属于事件驱动（event driven）的仿真工具， 既支持RTL仿真也支持门级仿真。  　　仿真方法存在测试覆盖率低的缺点。 一些仿真工具开发商利用形式验证中“