DDR内存布线指导Freescale观点.pdf

DDR内存布线指导 1、Signal Length Matching （Freescale 观点） 信号长度匹配是关于时序特性的一个关键因素，DDR 系统中的长度匹配要求如下图。 Signal Group Minimum Length Maximum Length Data lane to data strobe Strobe length 25 mils Strobe length plus 25 mils Data lane to data lane No more than 1000 mils data among all data lane groups data strobe to clock Meeting the 75%-125% Write Data Address/command/control to clock Should be determined through simulation 在该图中，Data strobe to clock 和 Address/command/control to clock 的长度匹配没有给出确切 的数值，在设计者无法仿真的情况下，具体数值可以参考本文在上面的描述。 2、Clock Signal Group 具体的时钟信号的 layout Guide 如下表格，可以一目了然。 Item Recommendation Comment Reference plane GND-referenced Maintain a solid GND reference(no splits and so on) for all routed clocks,thereby providing a low-impedance path for the return currents Route all clock pairs on the same critical Ensures all clocks have the same signal Same layer routing layer,Avoid switching between layers integrity.Swap clock pairs an needed so