DDR走线知识.doc

SDRAM, DDR, DDR2, DDR3是RAM技术发展的不同阶段, 对于嵌入式系统来说, SDRAM常用在低端, 对速率要求不高的场合, 而在DDR/DDR2/DDR3中，目前基本上已经以DDR2为主导，相信不久DDR3将全面取代DDR2, 关于DDR, DDR2, DDR3, 其原理这里不多介绍, 其典型差别就是在内部逻辑的预存取技术有所差别, 但是从外部接口之间的速率来看, 他们基本类似, 就是clock，strobe，data，address, control, command等，无论是DDR/DDR2/DDR3，他们的clock与data的理论频率是一致的, 及clock=266MHz, 则对应的data=266MHzMHz(这里可能有人反对, 觉得data应该等于533MHz, 其实它我们常说的533MHz的Bit Rate, 这里要注意一个周期是由0与1组成的, 我们在SI仿真时要注意了。) ????????DDR/DDR2/DDR3的Layout Guidelines通常具有下面的格式(只显示一部分，并且里面的参数参数参考) 牋牋牋牋???D本文结合Micron与Freescale的DesignGuidelines，详细介绍DDR2的layout方面需要注意的问题，从总体来看，就可以归纳为上面那张图所表现的形式。本文中关于lql-xxx为个人文章编号，无实际意义。另外，读者可以参阅本站的另外一篇文章DDR2 design checklist。 1. Micro建议 ????????VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电，若无特别说明，两者是等效的。本文内容可以和lql-003-DDR Designer Check list.doc配合使用，作为DDR设计原则指导资料。 ????????对于DDR来说，定义信号组如下： l 数字信号组DQ，DQS，DM，其中每个字节又是内部的一个信道Lane组，如DQ0~DQ7，DQS0， DM0为一个信号组。 l 地址信号组：ADDRESS l 命令信号组：CAS#，RAS#，WE# l 控制信号组：CS#，CKE l 时钟信号组：CK，CK# 1.1印制电路板PCB Stackups ????????推荐使用6层电路板，分布如下： 图1 l 电路板的阻抗控制在50~60ohm l 印制电路板的厚度选择为1.57mm(62mil)。 l 填充材料Prepreg厚度可变化范围是4~6mil。 l 电路板的填充材料的介电常数一般变化范围是3.6~4.5，它的数值随着频率，温度等因素变化。FR-4就是一种典型的介电材料，在100MHz时的平均介电常数为4.2。推荐使用FR-4作为PCB的填充材料，因为它便宜，更低的吸湿性能，更低的电导性。 ????????一般来说，DQ，DQS和时钟信号线选择VSS作为参考平面，因为VSS比较稳定，不易受到干扰，地址/命令/控制信号线选择VDD作为参考平面，因为这些信号线本身就含有噪声。 1.2电路板的可扩展性 根据JEDEC标准，不同容量的内存芯片一般引脚兼容，为了实现电路板的可扩展性，如128Mb与256Mb的兼容应用, 只要它们是Pin to Pin，在设计时就可以实现两种Memrory的兼容性。 未用的DQ引脚： 对于x16的DDR器件来说，未用的引脚要作一定的处理。例如x16的DDR来说，DQ15：DQ8未用，则处理如下，将相关的UDM/DQMH拉高用来屏蔽DQ线，DQ15：DQ8通过1~10k的电阻接地用来阻止迸发写时的噪声。 1.3端接技术 ????????串行端接，主要应用在负载DDR器件不大于4个的情况下。 l 对于双向I/O信号来说，例如DQ，串行端接电阻Rs放置在走线的中间，用来抑制振铃，过冲和下冲。 l 对于单向的信号来说，例如地址线，控制线，串行端接电阻放置在走线中间或者是信号的发送端，推荐放置在信号的发送端。 l 端接电阻值的取值范围如下图： 图3 说明：DDR的CK与CK# 是差分信号，要用差分端接技术。 ????????并行端接，主要应用在负载SDRAM器件大于4个，走线长度2inch，或者通过仿真验证需要并行端接的情况下。 l 并行端接电阻Rt取值大约为2Rs，Rs的取值范围是10~33ohm，故Rt的取值范围为22~66ohm。 图4 ????????如果有必要的话，所有DDR的数据，地址，命令，控制线都是SSTL_2接口，DDR2的数据，地址，命令，控制线都是SSTL_18接口，要使用single-ended Parallel Termination，如上图。CKE也可以使用这种端接。 1.4 导线宽度和间距 ????????导线