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verilog数字时钟源程序分频模块计时模块子函数调用及测试模块
分频
module clkgen (clock,reset,clkdiv,clk500);
input clock,reset;
output clkdiv;
output clk500;
reg [31:0] counter1;
reg clkdiv;
reg clk500;
reg [31:0] counter0;
/********??1HZ?????*********/
always@(posedge clock)
if(reset)
begin
clkdiv=0;
counter0=0;
end
else if(counter0==24d4)
begin
counter0=0;
clkdiv=~clkdiv;
end
else
begin
counter0=counter0+1;
clkdiv=clkdiv;
end
/********??500HZ?????*********/
always@(posedge clock )
if(reset)
begin
clk500=0;
counter1=0;
end
else if(counter1==24d2)
begin
counter1=0;
clk500=~clk500;
end
else
begin
counter1=counter1+1;
clk500=clk500;
end
endmodule
计数
module jishu24(clkdiv,clear,second,s_carry,minute,m_carry,hour,sL,sH,mL,mH,hL,hH);
input clkdiv,clear;
output [5:0] second,minute;
output [4:0] hour;
output s_carry,m_carry;
output sL,sH,mL,mH,hL,hH;
reg s_carry,m_carry;
reg [5:0] second,minute;
reg [4:0] hour;
reg sL,sH,mL,mH,hL,hH;
always@(posedge clkdiv or clear)
if(clear)
second=0;
else if(second!=6b111011)
begin
second=second+1;
s_carry=0;
end
else
begin
second=0;
s_carry=1;
end
always@(posedge s_carry or clear)
if(clear)
minute=0;
else if(minute!=6b111011)
begin
minute=minute+1;
m_carry=0;
end
else
begin
minute=0;
m_carry=1;
end
always @(posedge m_carry or clear)
if(clear)
hour=0;
else if(hour!=5b10111)
begin
hour=hour+1;
end
else
begin
hour=0;
end
always@(posedge second)
begin
sL=second%10;
sH=second/10;
end
always@(posedge minute)
begin
mL=minute%10;
mH=minute/10;
end
always@(posedge hour)
begin
hL=hour%10;
hH=
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