- 1、本文档共8页,可阅读全部内容。
- 2、有哪些信誉好的足球投注网站(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
- 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
- 5、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
- 6、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们。
- 7、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 8、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
仿真延时
5.7 仿真延时 * * 在行为仿真中的两类延时模型:固有延时和传输延时。 功能仿真或行为仿真中的δ延时。 时序仿真中的延时信息是对选定的FPGA或CPLD进行适配后所得的时序仿真文件的信息。 (1)固有延时( Inertial Delay 或称惯性延时) 固有延时是任何电子器件存在的一种延时特性,主要的物理机制是分布电容效应。 当输入器件的信号脉冲宽度小于器件输入端的分布电容对应的时间常数时,或者说小于器件的惯性延时宽度时,即使脉冲有足够高的电平,也无法实现信号输出的目的,从而在输出端不会产生任何变化。 所以在惯性延时模型中,器件的输出都有一个固有的延时,为了使器件对输入信号的变化产生响应,就必须使信号变化后的维持时间足够长,即信号的脉冲宽度必须大于器件的固有延时。 例: z= x XOR y; 表示x XOR y的值在δ时间后才赋给z。 例: z= x XOR y AFTER 5 ns; 表示此赋值电路的惯性延时为5ns,当x XOR y的值发生变化,经过5ns后才赋给z,要求x XOR y变化后的稳定时间不能少于5ns。 当没有指明固有延时量,在VHDL仿真器中,有一个默认的固有延时量δ(仿真器的最小分辨时间),被称为δ延时。大多数情况下,这一固有延时量近似地反映了实际器件的行为。 固有延时输入输出波形 传输延时输入输出波形 例: B=A AFTER 20ns; 传输延时是信号传输时在器件和连线上的延时。 传输延时与固有延时相比,其不同之处在于传输延时表达的是输入与输出之间的一种绝对延时,不必考虑信号的持续时间,仅表示信号传输推迟一个时间段。 例: B= TRANSPORT A AFTER 20ns; (2)传输延时(Transport Delay) 固有延时输入输出波形 传输延时输入输出波形 注意: 虽然传输延时和固有延时的物理机制不一样,但在行为仿真中,传输延时与固有延时造成的延时效应是一样的。 在综合过程中,综合器将忽略AFTER后的所有延时设置,而对TRANSPORT语句也仅作普通赋值语句处理。 例: B=A AFTER 20ns; 例: B= TRANSPORT A AFTER 20ns; (3)δ延时 综合器不支持延时语句,在综合后的功能仿真中,仿真器好像仅对系统的逻辑行为进行了模拟测定,而没有把器件的延时特性考虑进去,仿真器给出的结果仅是逻辑功能。 按理说,功能仿真就是假设器件间的延迟时间为零的仿真,然而事实并非如此,由于无论是行为仿真还是功能仿真,都是利用计算机进行软件仿真,即使在并行语句的仿真执行上也是有先后的,在零延时条件下,当作为敏感量的输入信号发生变化,并行语句执行的次序无法确定,而不同的执行次序会得出不同的结果,最后将导致错误的仿真结果,这种错误仿真的根本原因在零延时假设在客观世界是不存在的。 VHDL仿真器和综合器将自动为系统中的信号赋值配置一足够小而又能满足逻辑排序的延时量,即仿真软件的最小分辩时间,这个延时量就称为仿真?(Simulation Delta),或称 ? 延时,从而使并行语句和顺序语句中的并列赋值逻辑得以正确执行。 在行为仿真、功能仿真乃至综合中,引入 ? 延时是必需的。 仿真中,? 延时的引入由EDA工具自动完成,无需设计者介入。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY test IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC); END test; ARCHITECTURE hav OF test IS SIGNAL x: STD_LOGIC; BEGIN x=a AND b; y=x OR a; END hav; *
文档评论(0)