第六章约束设计与时序分析.pdf

hunter.sun@ 第六章 约束设计与时序分析 §6．1 概述 对于一些普通的、低速的逻辑设计来说，在经过了 ISE 6 设计工具的综合、优化处理之 后，不用再进行时序方面的任何分析和处理基本上就可达到和满足设计要求。然而对于高速、 高性能、高密度以及多时钟信号控制的逻辑设计，仅靠 ISE 6 的优化处理是远远不够的，而 需要对设计进行时序方面的控制和处理并进行严格的时序分析，以判定所完成的设计是否达 到我们的设计要求。通常，在进行这些设计时，对时序问题作出判断和处理的越早越好。 Xilinx 针对这些高端的逻辑设计，在 ISE6 设计工具提供了功能完善和强大的时序分析器 (Timing Analyzer)，其详细的时序报告功能方便确定高速信号的路径。通过该工具，设计 者可对设计中的时序冲突以及时序约束等进行细致的检查，找到设计中的时序瓶颈，然后通 过一些特定的处理方法对时序进行调整。这些设计和分析方式我们称为时序收敛(迭代) 。 ISE6 设计工具所提供的主动时序收敛(ProActive Timing Closure)技术，保证了 FPGA 器 件的高速设计能力，从而降低总体设计成本以及整个设计流程所花费的时间。作为构成时序 收敛技术的一部分，ISE 6 工具中新的时序约束(Timing Constraints)提供了可编程逻辑设 计中最全面的时序约束语言。这些都进一步简化了高速设计和分析。通常，对于复杂的设计， 需要进行反复的时序分析和约束设计，即多次迭代，以满足设计的要求。Xilinx 推荐的设计 流程如图 6-1 所示。 图6-1 完整的 Xilinx 逻辑设计和时序收敛流程 约束设计条件可以在设计文件中直接设置，也可以通过用户约束文件UCF (User Constraint File)、网表约束文件NCF (Netlist Constraint File)、物理约束文件PCF hunter.sun@ (Physical Constraints File)等形式进行设置。在Xilinx 的CPLD/FPGA设计中，约束条件主 要包括： ⑴ CPLD 约束(CPLD Fitter)--CPLD 约束用于指定 CPLD 设计中的各类约束参数。该约 束专门用于 CPLD 器件，并不适用于 FPGA 设计。 ⑵ DLL/DCM 约束(DLL/DCM Constraints)--DLL/DCM 约束用于指定 DLL/DCM 的工 作模式和约束参数。用于对 DLL/DCM 模块的控制。 ⑶ 分组约束(Grouping Constraints)--分组约束用于划分 CPLD/FPGA 逻辑设计中具 有某种相同属性的分组(Groups) 。分组约束主要包括 COMPGRP 、TNM 、TIMEGRP 、 TNM_NET、TPSYNC、TPTHRU 等约束参数。 ⑷ 初始化约束(Initialization Directives)--初始化约束用于对存储器 ROM、RAM、寄 存器、查找表的初始化参数设置。 ⑸ 逻辑和物理约束(Logical Physical Constraints)--该约束用于对映射(mapping) 和适配(fitting)流程的控制。增加逻辑和物理约束可以有助于设计的性能能够适应最坏的情 况。该约束条件可以事先在NCF和UCF文件中设置。 ⑹ 映射约束(Mapping Directives)--映射约束用于指定CPLD/FPGA逻辑设计的映射 (mapping)过程中执行特定的操作。映射约束主要包括FAST、IOB、KEEP、DCI_VALUE、 DRIVE、IOSTANDARD、RLOC等多个约束参数。 ⑺ 模块设计约束(Modular Design Constraints)--模块设计约束用于指定模块设计 (Modular Design)过程中特定的操作。 ⑻ 布局约束(Placement Constraints)布局约束用于指定设计中逻辑单元的位置。其 中，逻辑单元主要是指ROMs、RAMs、CLBs、IOBs、BUFTs、触发器、全局缓冲器等。 布局约束主要包括BLKNM、HB