第9章MOS逻辑集成电路版图设计资料.ppt

第九章 MOS逻辑集成电路版图设计 内容提要 MOS逻辑IC的一般工艺设计 栅保护 版图设计的一般规则 MOS集成电路的设计包括三个内容： 1：电路设计： 根据电路的指标和工作条件，决定电路各元件的参数，如VT，W/L，以及电路类型，如NMOS，PMOS，CMOS等。 2：工艺设计： 根据电路电学特性要求及给定的工艺指标，如杂质浓度，分布，结深，阈电压等，设计出工艺流程，工艺条件，工艺要求等。 3：版图设计： 根据电路设计及工艺设计，将电路中的各元件合理布局，画出相互套合的版图。 电路设计部分在CMOS门电路设计中已有接触，工艺设计则必须具有熟练的实践经验作基础，在此，仅对典型工艺作简单介绍。本章重点介绍版图设计中的一些特殊问题，而一般设计原则与双极集成电路相类似。 §9-1 MOS集成电路工艺设计 一．材料参数的选取 1：硅衬底材料： a：型号： PMOS N 型 NMOS P 型 CMOS N阱、P阱两种选择 SiO2中具有正表面态，杂质在Si-SiO2中分凝系数差异造成所谓“N型化效应”，两者均使VTN值下降， 增加，而CMOS要求 ，当采用P衬底时，n-阱掺杂浓度要求较低，工艺重复性差，故一般采用N衬底。 b：晶向选择： 单晶硅具有各向异性特性，氧化层中表面态电荷密度也是各向异性。在相同工艺条件下，其大小排列顺序为 （111）（110） （100） 因此， 按此顺序减小，VTN依序增大，这正是目前水平下CMOS电路所希望，故一般选择（100）。 c：电阻率选择： 主要依据阈电压要求选取： 当tOX一定时，VT主要取决于衬底浓度； 2：栅介质材料： 常规工艺采用SiO2 单原层栅介质，缺点是： ①介电常数较低，限制了栅电容； ②大量正表面电荷，限制了阈值电平； ③可动离子，工作不稳定。 可采用SiO2 –Al2O3，及SiO2- Si3N4 双层结构，Al2O3具有负的表面态电荷，使VTN不易变负， 减小，更适于CMOS。 3：栅电极 铝栅： 功函数差大，限制阈值电平，面积大，寄生电容大，速度低，集成度低。 硅栅： 功函数差小，使VT朝正方向变化，同时硅栅有“自对准”作用，并能实现多层布线，故面积小，寄生电容小，速度高，集成度高。 二．工艺参数设计 1：栅氧化层与场氧化层厚 栅氧化层厚主要由栅源击穿电压和工艺水平确定，对SiO2，临界电场击穿强度为8×106V/cm，工艺允许时，tox应尽可能薄。 PMOS 1500～2000A NMOS 为实现VTN0 应薄一些 ～1000A 场氧化层厚一般由场开启电压VTF确定，当铝条跨过相邻的两个扩散区时，寄生MOS管的阈值电平，称场开启电平。要求VTFVDD 一般取1.2～1.5μ。 2：漏源扩散浓度及结深 首先为重复性起见，扩散浓度至少大于衬底浓度一个数量级，再考虑欧姆接触，浓度应更高一些，但浓度过高会造成合金点，染色及硼硅玻璃不易光刻等。 对MOS管来说，扩散结浅一些性能好一些，并且偏差要小，否则影响击穿特性及特征导电因子，但结过浅不易得到良好的pn结，一般取1.5～2μm。 3：p阱扩散浓度与深度 P阱杂质浓度： 1、当采用扩散法制作P阱时，扩散浓度至少高于衬底浓度一个数量级，同时为形式增强型NMOS管，也要求P阱浓度高些； 2、P阱浓度高，击穿电压下降，衬底偏置效应增强。 一般取1016/cm3左右，而且在保证阈值电平的情况下，尽可能低些。 P阱深度受穿通电压限制，p-阱接地电位，N衬底接电源，P-N结加有VDD的反偏压～VDD。 当输出高电平时，NMOS管漏极电位 VDD，于是n+（漏）p-（阱）反偏电压～VDD P阱深度应保证在两个反偏压下不发生穿通，同时为防止自锁效应，P阱深一些有好处。但考虑横向扩散，P阱太深将使集成度降低。 4：铝层厚度 最大电流密度105~106A/cm2，并